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參數(shù)資料
| 型號： | IF180C52CXXX-20R |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | PLASTIC, QFP-44 |
| 文件頁數(shù)： | 117/344頁 |
| 文件大小： | 4745K |
| 代理商： | IF180C52CXXX-20R |
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203
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
The polarity of the bi-phase start is not configurable. The start bit a logical ‘1’ (rising edge at bit center).
The polarity of the stop bits is not configurable, the interface allows to read the 2 stops bits value by software.
The Manchester decoder is enable when the EUSART is configured in Manchester mode and the RXEN of
USCRB set (global USART receive enable).
The number of data bits to be received can be configured with the URxS bits of EUCSRA register.
The Manchester decoder provides a special mode where 16 or 17 data bits can be received. In this mode the Man-
chester decoder can automatically detects if the seventeenth bit is Manchester encoded or not (seventeenth data
bit or first stop bit). If the receiver detects a valid data bit (Manchester transition) during the seventeenth bit time of
the frame, the receiver will process the frame as a 17-bit frame lenght and set the F1617 bit of EUCSRC register.
In Manchester mode, the clock used for sampling the EUSART input signal is programmed by the baudrate
generator.
The edge detector of the Manchester decoder is based upon a 16 bits up/down counter which maximum value can
be configured through the MUBRRH and MUBRRL registers.
The maximum counter value is given by the following formula:
MUBRR[H:L]=F
CLKIO / (baud rate frequency)
MBURR[H:L] is used to calibrate the detect window of the start bit and to detect time overflow of the other bits.
18.3.4
Double Speed Operation (U2X)
Double Speed Operation is controlled by U2X bit in UCSRA. See “Double Speed Operation (U2X)” on page 176.
This mode of operation is not allowed in manchester bit coding.
Each ‘bit time’ in the Manchester serial frame is divided into two phases (See Figure 18-4). The counter counts dur-
ing the first phase and counts down during the second one. When the data bit transition is detected, the counter
memorises the N1 counter value and start counting down.
When the counter reaches the zero value, it starts counting up again and the N1/2 value allows to open the next
detection window. This detection window defines the time zone where the next data bit edge is sampled.
Figure 18-4. Manchester Decoder operation
Note:
N1 = MBURR[H:L]/2
相關PDF資料 |
PDF描述 |
|---|---|
| IS80C52CXXX-36:R | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, PQCC44 |
| MR83C154TXXX-12/883R | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
| MD80C52XXX-12SBD | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MR80C52TXXX-12SBR | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQCC44 |
| MR80C52EXXX-16SC | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| IF180C52-L16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IF180C52T-12 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IF180C52T-16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IF180C52T-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IF180C52T-25 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
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