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參數(shù)資料
| 型號： | ISL33002IUZ |
| 廠商： | Intersil |
| 文件頁數(shù)： | 15/18頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUS BUFF HOTSWAP 2WR 8MSOP |
| 標(biāo)準(zhǔn)包裝： | 50 |
| 類型： | 緩沖器 |
| Tx/Rx類型： | I²C Logic |
| 電容 - 輸入： | 10pF |
| 電源電壓： | 2.3 V ~ 5.5 V |
| 電流 - 電源： | 3mA |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-TSSOP，8-MSOP（0.118"，3.00mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-MSOP |
| 包裝： | 管件 |
| 配用： | ISL33002MSOPEVAL1Z-ND - EVAL BOARD ISL33002 8MSOP |
ISL33001, ISL33002, ISL33003
6
FN7560.5
December 19, 2013
Test Circuits and Waveforms
FIGURE 3. ENABLE DELAY TIME
FIGURE 4. BUS IDLE TIME
FIGURE 5A. TEST CIRCUIT
FIGURE 5B. MEASUREMENT POINTS
FIGURE 5. INPUT TO OUTPUT OFFSET VOLTAGE
FIGURE 6A. TEST CIRCUIT
FIGURE 6B. MEASUREMENT POINTS
FIGURE 6. OUTPUT LOW VOLTAGE
VCC
0V
VEN
VREADY
VCC
0V
0.5*VCC
tDELAY1
- SDA_OUT and SCL pins connected to VCC
- Enable Delay Time Measured on ISL33001 only
- ISL33003 performance inferred from ISL33001
VSDA_IN
0.5*VCC
tREADY-LH
tDELAY2
- If tDELAY1 < tEN-LH then tDELAY2 = tEN-LH + tIDLE + tREADY-LH
- If tDELAY1 > tEN-LH then tDELAY2 = tEN-LH + tREADY-LH
- VSDA_IN = VSDA_OUT = VSCL_OUT = VEN = VCC
VCC
0V
VREADY
VCC
0V
0.5VCC
tIDLE
- EN Logic High for t > Enable Delay, tEN_LH prior to SCL_IN transition
VSCL_IN
- Bus Idle Time Measured on ISL33001 only
- ISL33002 and ISL33003 performance inferred from ISL33001
SCL_IN
SDA_IN
SCL_OUT
SDA_OUT
VCC1
+3.3V
0.2V
10k
GND
0.2V
VIN
SCL_IN OR
SDA_IN
SCL_OUT OR
SDA_OUT
VO
0.2V
VOS = VO - 0.2V
SCL_IN
SDA_IN
SCL_OUT
SDA_OUT
VCC1
+2.7V
0V
900
GND
0V
900
SCL_OUT
VOL
VCC1
SDA_OUT
VOL
VCC1
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