Specifications ispLSI 1016E USE ispLSI 1016EA FOR NEW DESIGNS Internal Timing Parameters1
參數(shù)資料
型號： ISPLSI 1016E-80LTN44
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 11/13頁
文件大?。?/td> 0K
描述： IC PLD ISP 32I/O 80MHZ 44TQFP
標準包裝： 160
系列： ispLSI® 1000E
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
門數(shù)： 2000
輸入/輸出數(shù)： 32
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-TQFP
供應(yīng)商設(shè)備封裝： 44-TQFP（10x10）
包裝： 托盤
其它名稱： 220-1588
ISPLSI 1016E-80LTN44-ND
ISPLSI1016E-80LTN44
7
Specifications ispLSI 1016E
USE
ispLSI
1016EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037-16/125,100,80
Outputs
UNITS
-125
MIN.
-100
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
49 Output Buffer Delay
–
1.7
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
1.3
1.4
ns
Global Reset
1.4
tsl
50 Output Slew Limited Delay Adder
–
10.0
ns
10.0
toen
51 I/O Cell OE to Output Enabled
–
5.3
ns
4.3
Clocks
1.3
tgr
59 Global Reset to GLB and I/O Registers
–
5.5
ns
3.2
todis
52 I/O Cell OE to Output Disabled
–
5.3
ns
4.3
tgoe
53 Global Output Enable
–
3.7
ns
2.7
tgy1/2
55 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.3
2.4
2.9
ns
2.7
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
0.8
1.8
ns
1.8
tioy1/2
57 Clock Delay, Y1 or Y2 to I/O Cell Global Clock Line
0.0
0.4
ns
0.3
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
0.8
1.8
ns
1.8
-80
MIN. MAX.
–
3.0
–
10.0
–
6.4
–
6.4
–
4.1
4.5
2.1
3.6
4.4
1.2
2.7
0.0
0.6
1.2
2.7
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