Specifications ispLSI 1016EA USE ispMA CH 4A5 FOR NEW 5V DESIGNS Symbol Parameter Min Max Units tbtcp" />
參數(shù)資料
型號： ISPLSI 1016EA-100LT44
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 7/13頁
文件大?。?/td> 0K
描述： IC PLD ISP 32I/O 100MHZ 44TQFP
標準包裝： 160
系列： ispLSI® 1000EA
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
門數(shù)： 2000
輸入/輸出數(shù)： 32
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-TQFP
供應(yīng)商設(shè)備封裝： 44-TQFP（10x10）
包裝： 托盤
其它名稱： ISPLSI1016EA-100LT44
3
Specifications ispLSI 1016EA
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
Symbol
Parameter
Min
Max
Units
tbtcp
TCK [BSCAN test] clock pulse width
100
–
ns
tbtch
TCK [BSCAN test] pulse width high
50
–
ns
tbtcl
TCK [BSCAN test] pulse width low
50
–
ns
tbtsu
TCK [BSCAN test] setup time
20
–
ns
tbth
TCK [BSCAN test] hold time
25
–
ns
trf
TCK [BSCAN test] rise and fall time
50
–
mV/ns
tbtco
TAP controller falling edge of clock to valid output
–
25
ns
tbtoz
TAP controller falling edge of clock to data output disable
–
25
ns
tbtvo
TAP controller falling edge of clock to data output enable
–
25
ns
tbtcpsu
BSCAN test Capture register setup time
40
–
ns
tbtcph
BSCAN test Capture register hold time
25
–
ns
tbtuco
BSCAN test Update reg, falling edge of clock to valid output
–
50
ns
tbtuoz
BSCAN test Update reg, falling edge of clock to output disable
–
50
ns
tbtuov
BSCAN test Update reg, falling edge of clock to output enable
–
50
ns
Figure 2. Boundary Scan Waveforms and Timing Specifications
TMS
TDI
TCK
TDO
Data to be
captured
Data to be
driven out
Valid Data
Data Captured
btsu
T
bth
T
btcl
T
btch
T
btcp
T
btvo
T
btco
T
btoz
T
btcpsu
T
btcph
T
btuov
T
btuco
T
btuoz
T
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