Specifications ispLSI 1032E USE ispLSI 1032EA FOR NEW DESIGNS Internal Timing Parameters1
參數(shù)資料
型號(hào)： ISPLSI 1032E-125LJN
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 17/17頁(yè)
文件大?。?/td> 0K
描述： IC PLD ISP 64I/O 7.5NS 84PLCC
標(biāo)準(zhǔn)包裝： 15
系列： ispLSI® 1000E
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 32
門數(shù)： 6000
輸入/輸出數(shù)： 64
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 84-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 84-PLCC（29.31x29.31）
包裝： 管件
其它名稱： ISPLSI1032E-125LJN
9
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal Timing Parameters are not tested and are for reference only.
Table 2-0037A/1032E
Outputs
UNITS
-100
MIN.
MAX.
DESCRIPTION
#
PARAM.
49 Output Buffer Delay
ns
toen
51 I/O Cell OE to Output Enabled
ns
tgy0
54 Clk Delay, Y0 to Global GLB Clk Line (Ref. clk)
ns
Global Reset
Clocks
tgr
59 Global Reset to GLB and I/O Registers
ns
todis
52 I/O Cell OE to Output Disabled
ns
tgy1/2
55 Clk Delay, Y1 or Y2 to Global GLB Clk Line
ns
tgcp
56 Clk Delay, Clock GLB to Global GLB Clk Line
ns
tioy2/3
57 Clk Delay, Y2 or Y3 to I/O Cell Global Clk Line
ns
tiocp
58 Clk Delay, Clk GLB to I/O Cell Global Clk Line
ns
tgoe
53 Global OE
ns
tsl
50 Output Buffer Delay, Slew Limited Adder
ns
-125
–
1.5
–
1.5
0.8
0.0
0.8
–
2.0
5.1
1.5
4.3
5.1
1.5
1.8
0.0
1.8
3.9
10.0
–
1.4
–
1.4
0.8
0.0
0.8
–
1.3
4.3
1.4
2.8
4.3
1.4
1.8
0.0
1.8
2.7
9.9
相關(guān)PDF資料
PDF描述
ISPLSI 1032EA-200LT100 IC PLD ISP 64I/O 4.5NS 100TQFP
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ISPLSI1032E125LTI 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD
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