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參數(shù)資料
| 型號： | ISPLSI 1032E-70LTNI |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 2/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 15NS 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 1000E |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 220-1596 ISPLSI 1032E-70LTNI-ND ISPLSI1032E-70LTNI |
10
Specifications ispLSI 1032E
USE
ispLSI
1032EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal Timing Parameters are not tested and are for reference only.
Table 2-0037B/1032E
Outputs
UNITS
-80
MIN.
-70
MIN.
MAX.
DESCRIPTION
#
PARAM.
49 Output Buffer Delay
–
ns
toen
51 I/O Cell OE to Output Enabled
–
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
1.5
ns
Global Reset
Clocks
tgr
59 Global Reset to GLB and I/O Registers
–
ns
todis
52 I/O Cell OE to Output Disabled
–
ns
tgy1/2
55 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.6
ns
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
0.8
ns
tioy2/3
57 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
0.0
ns
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
0.8
ns
tgoe
53 Global OE
–
ns
MIN. MAX.
tsl
50 Output Buffer Delay, Slew Limited Adder
–
ns
2.1
5.7
1.5
4.5
5.7
3.1
1.8
0.0
1.8
4.3
10.0
–
1.5
–
1.5
0.8
0.0
0.8
–
2.6
6.2
1.5
4.6
6.2
1.5
1.8
0.0
1.8
5.8
10.0
-90
–
1.4
–
2.4
0.8
0.0
0.8
–
1.7
5.3
1.4
4.5
5.3
2.9
1.8
0.0
1.8
3.7
10.0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSM36DRTN-S13 | CONN EDGECARD 72POS .156 EXTEND |
| MIC5209-2.5BS TR | IC REG LDO 2.5V .5A SOT223 |
| MIC5207-3.3BM5 TR | IC REG LDO 3.3V .18A SOT23-5 |
| RMM36DRTN-S13 | CONN EDGECARD 72POS .156 EXTEND |
| MIC5209-2.5BS | IC REG LDO 2.5V .5A SOT223 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ispLSI1032E-70LTNI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI1032E80LJ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Electrically-Erasable Complex PLD |
| ISPLSI1032E-80LJ | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:High-Density Programmable Logic |
| ISPLSI1032E80LJI | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
| ISPLSI1032E80LJN | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD |
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