Specifications ispLSI 1048C 7 Output Buffer Delay I/O Cell OE to Output Enabled I/O Cell OE to Output Disabled Global OE Clock Delay, Y0 to Glo" />
參數(shù)資料
型號(hào): ISPLSI 1048C-50LQI
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 14/15頁
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描述: IC PLD ISP 96I/O 22NS 128PQFP
標(biāo)準(zhǔn)包裝: 24
系列: ispLSI® 1000
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1): 24.0ns
電壓電源 - 內(nèi)部: 4.5 V ~ 5.5 V
邏輯元件/邏輯塊數(shù)目: 48
門數(shù): 8000
輸入/輸出數(shù): 96
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 128-BQFP
供應(yīng)商設(shè)備封裝: 128-PQFP(28x28)
包裝: 托盤
其它名稱: ISPLSI1048C-50LQI
Specifications ispLSI 1048C
7
Output Buffer Delay
I/O Cell OE to Output Enabled
I/O Cell OE to Output Disabled
Global OE
Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
Clock Delay, Y1 or Y2 to Global GLB Clock Line
Clock Delay, Clock GLB to Global GLB Clock Line
Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
Clock Delay, Clock GLB to I/O Cell Global Clock Line
Global Reset to GLB and I/O Registers
7.4
6.1
2.6
6.1
2.6
2.1
5.0
10.0
5.4
6.4
5.5
6.4
5.5
8.3
tob
toen
todis
tgoe
tgy0
tgy1/2
tgcp
tioy2/3
tiocp
tgr
50
51
52
53
54
55
56
57
58
59
2.9
6.9
13.6
7.4
8.7
7.6
8.7
7.6
11.4
5.4
4.5
1.9
4.5
1.9
ns
MIN. MAX.
DESCRIPTION
PARAMETER
UNITS
-50
#
2
MIN. MAX.
-70
Outputs
1. Internal Timing Parameters are not tested and are for reference only.
Global Reset
Table 2- 0037-48C/70, 50
Clocks
Internal Timing Parameters1
ispLSI 1048C Timing Model
ALL
DEVICES
DISCONTINUED
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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ispLSI1048C-70LQ 功能描述:CPLD - 復(fù)雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI1048E 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD
ISPLSI1048E_06 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD
ISPLSI1048E100LQ 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable High Density PLD