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參數(shù)資料
| 型號： | ISPLSI 1048EA-100LQ128 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 11/14頁 |
| 文件大小： | 0K |
| 描述： | IC PLD ISP 96I/O 10NS 128PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | ispLSI® 1000EA |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 10.0ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 48 |
| 門數(shù)： | 8000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI1048EA-100LQ128 |
Specifications ispLSI 1048EA
6
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of 4 GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030A/1048EA
v.2.0
1
4
3
1
tsu2 + tco1
(
)
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
ns
tpd2
A
2
Data Propagation Delay, Worst Case Path
ns
fmax (Int.)
A
3
Clock Frequency with Internal Feedback
MHz
fmax (Ext.)
—
4
Clock Frequency with External Feedback
MHz
fmax (Tog.)
—
5
Clock Frequency, Max. Toggle
MHz
tsu1
—
6
GLB Reg. Setup Time before Clock,4 PT Bypass
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
ns
th1
—
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
ns
tsu2
—
9
GLB Reg. Setup Time before Clock
ns
tco2
—
10
GLB Reg. Clock to Output Delay
ns
th2
—
11
GLB Reg. Hold Time after Clock
ns
tr1
A
12
Ext. Reset Pin to Output Delay
ns
trw1
—
13
Ext. Reset Pulse Duration
ns
tptoeen
B
14
Input to Output Enable
ns
tptoedis
C
15
Input to Output Disable
ns
twh
—
18
External Synchronous Clock Pulse Duration, High
ns
twl
—
19
External Synchronous Clock Pulse Duration, Low
ns
tsu3
—
20
I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)
ns
th3
—
21
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
ns
(
)
1
twh + twl
tgoeen
B
16
Global OE Output Enable
ns
tgoedis
C
17
Global OE Output Disable
ns
-125
MIN. MAX.
—
7.5
—
125
—
0.0
5.5
—
0.0
—
5.0
—
3.0
—
0.0
—
100
167
4.5
—
5.5
—
10.0
—
12.0
—
10.0
—
7.0
—
7.0
-170
MIN. MAX.
—
5.0
—
170
—
0.0
4.5
—
0.0
—
4.0
—
2.25
3.0
—
0.0
—
125
222
3.5
—
4.5
—
7.0
—
9.0
—
7.0
—
6.5
—
6.5
-100
MIN. MAX.
—
10.0
—
100
—
4.0
—
77
125
6.0
0.0
7.0
0.0
6.5
3.5
0.0
12.5
6.0
7.0
13.5
15.0
—
9.0
—
9.0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| ISPLSI1048EA-125LT128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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