Specifications ispLSI 2032/A 7 USE ispLSI 2032E FOR NEW DESIGNS Over Recommended Operating Conditions Internal Timing Paramete" />
參數(shù)資料
型號： ISPLSI 2032A-80LTN48
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 14/16頁
文件大?。?/td> 0K
描述： IC PLD ISP 32I/O 15NS 48TQFP
標(biāo)準(zhǔn)包裝： 250
系列： ispLSI® 2000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 32
門數(shù)： 1000
輸入/輸出數(shù)： 32
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-TQFP（7x7）
包裝： 托盤
其它名稱： 220-1607
ISPLSI 2032A-80LTN48-ND
ISPLSI2032A-80LTN48
Specifications ispLSI 2032/A
7
USE
ispLSI
2032E
FOR
NEW
DESIGNS
Over Recommended Operating Conditions
Internal Timing Parameters1
tio
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
3. The XOR adjacent path can only be used by hard macros.
Table 2-0036C-180/2032
Inputs
UNITS
-150
MIN.
-135
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
20 Input Buffer Delay
–
1.1
ns
tdin
21 Dedicated Input Delay
–
2.4
ns
tgrp
22 GRP Delay
–
1.3
ns
GLB
t1ptxor
25 1 Product Term/XOR Path Delay
–
5.0
ns
t20ptxor
26 20 Product Term/XOR Path Delay
–
5.1
ns
txoradj
27 XOR Adjacent Path Delay
–
5.6
ns
tgbp
28 GLB Register Bypass Delay
–
0.0
ns
tgsu
29 GLB Register Setup Time before Clock
–
0.3
–
ns
tgh
30 GLB Register Hold Time after Clock
–
3.0
–
ns
tgco
31 GLB Register Clock to Output Delay
–
0.7
ns
3
tgro
32 GLB Register Reset to Output Delay
–
1.1
ns
tptre
33 GLB Product Term Reset to Register Delay
–
4.4
ns
tptoe
34 GLB Product Term Output Enable to I/O Cell Delay
–
6.4
ns
tptck
35 GLB Product Term Clock Delay
2.9
5.2
ns
ORP
tob
38 Output Buffer Delay
–
1.2
ns
tsl
39 Output Slew Limited Delay Adder
–
10.0
ns
0.6
1.3
GRP
0.7
t4ptbpc
23 4 Product Term Bypass Path Delay (Combinatorial)
–
3.6
ns
t4ptbpr
24 4 Product Term Bypass Path Delay (Registered)
–
3.6
ns
4.3
4.6
5.0
0.0
2.6
3.1
0.7
1.8
0.8
1.2
2.9
6.9
2.5
4.1
torp
36 ORP Delay
–
1.3
ns
torpbp
37 ORP Bypass Delay
–
0.3
ns
0.8
0.3
Outputs
1.3
10.0
toen
40 I/O Cell OE to Output Enabled
–
3.2
ns
todis
41 I/O Cell OE to Output Disabled
–
3.2
ns
2.8
tgoe
42 Global Output Enable
–
2.8
ns
2.2
tgy0
43 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
2.1
2.3
ns
tgy1/2
44 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.1
2.3
ns
Clocks
2.1
tgr
45 Global Reset to GLB
–
6.4
ns
Global Reset
4.7
-180
MIN. MAX.
–
0.6
1.1
0.7
–
3.6
4.1
4.8
0.2
2.3
3.1
0.5
1.8
0.7
1.0
2.8
5.9
2.5
3.8
–
0.7
0.2
1.2
10.0
–
2.8
–
2.2
1.9
–
4.1
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