Specifications ispLSI 2064VE External Timing Parameters Over Recommended Operating Conditions tpd1
參數(shù)資料
型號： ISPLSI 2064VE-100LB100
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 14/17頁
文件大?。?/td> 0K
描述： IC PLD ISP 64I/O 10NS 100CABGA
標(biāo)準(zhǔn)包裝： 184
系列： ispLSI® 2000VE
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 64
門數(shù)： 2000
輸入/輸出數(shù)： 64
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-LFBGA
供應(yīng)商設(shè)備封裝： 100-CABGA（10x10）
包裝： 托盤
其它名稱： ISPLSI2064VE-100LB100
6
Specifications ispLSI 2064VE
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-100
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of four, 20 PTXOR path, ORP and Y0 clock.
2. Standard 16-bit counter using GRP feedback.
3. Reference Switching Test Conditions section.
Table 2-0030B/2064VE v.0.0
1
3
2
1
tsu2 + tco1
(
)
MAX.
DESCRIPTION
#
PARAMETER
A1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
ns
tpd2
A2
Data Propagation Delay
–
ns
fmax
A3
Clock Frequency with Internal Feedback
100
–
MHz
fmax (Ext.)
–4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–6
GLB Reg. Setup Time before Clock, 4 PT Bypass
–
ns
tco1
A7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–8
GLB Reg. Hold Time after Clock, 4 PT Bypass
0.0
ns
tsu2
–9
GLB Reg. Setup Time before Clock
8.0
ns
tco2
A10
GLB Reg. Clock to Output Delay
–
ns
th2
–11
GLB Reg. Hold Time after Clock
0.0
ns
tr1
A12
Ext. Reset Pin to Output Delay, ORP Bypass
–
ns
trw1
–13
Ext. Reset Pulse Duration
6.5
ns
tptoeen
B14
Input to Output Enable
–
ns
tptoedis
C15
Input to Output Disable
–
ns
tgoeen
B16
Global OE Output Enable
–
ns
tgoedis
C17
Global OE Output Disable
–
ns
twh
–18
External Synchronous Clock Pulse Duration, High
5.0
–
ns
twl
–19
External Synchronous Clock Pulse Duration, Low
5.0
–
ns
77
100
6.5
5.0
–
6.0
–
12.5
–
15.0
9.0
13.0
-135
MIN. MAX.
–
7.5
–
135
–
0.0
6.0
–
0.0
–
5.0
–
3.5
–
3.5
–
100
143
5.0
4.0
–
5.0
–
9.0
–
12.0
7.0
10.0
相關(guān)PDF資料
PDF描述
TAP106K050CCS CAP TANT 10UF 50V 10% RADIAL
ESA49DTKI-S288 CONN EDGECARD 98POS .125 EXTEND
EEM25DRKN CONN EDGECARD 50POS DIP .156 SLD
ISPLSI 2032E-135LT44 IC PLD ISP 32I/O 7.5NS 44TQFP
VI-BWB-CY-F3 CONVERTER MOD DC/DC 95V 50W
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
ISPLSI2064VE-100LB100 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI2064VE-100LJ44 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI2064VE-100LT100 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ISPLSI2064VE100LT44 制造商:LATTICE 功能描述:New
ISPLSI2064VE-100LT44 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進(jìn)入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*