Specifications ispLSI 2064VE ispLSI 2064VE Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback Reg 4 PT Bypass 20 PT XOR Delays Co" />
參數(shù)資料
型號: ISPLSI 2064VE-280LB100
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 17/17頁
文件大小: 0K
描述: IC PLD ISP 64I/O 3.5NS 100CABGA
標準包裝: 184
系列: ispLSI® 2000VE
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1): 3.5ns
電壓電源 - 內(nèi)部: 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目: 16
宏單元數(shù): 64
門數(shù): 2000
輸入/輸出數(shù): 64
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 100-LFBGA
供應商設備封裝: 100-CABGA(10x10)
包裝: 托盤
其它名稱: ISPLSI2064VE-280LB100
9
Specifications ispLSI 2064VE
ispLSI 2064VE Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
I/O Pin
(Input)
Y0,1,2
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Delay
I/O Cell
ORP
GLB
GRP
I/O Cell
#24
#25, 26, 27
#33, 34,
35
#43, 44
#36
Reset
Ded. In
#21
#20
#28
#29, 30,
31, 32
#38,
39
GOE 0,1
#42
#40, 41
0491/2064
#22
Comb 4 PT Bypass #23
#37
#45
Derivations of
tsu, th and tco from the Product Term Clock
=
tsu
Logic + Reg su - Clock (min)
(
tio + tgrp + t20ptxor) + (tgsu) - (tio + tgrp + tptck(min))
(#20 + #22 + #26) + (#29) - (#20 + #22 + #35)
(0.4 + 0.4 + 2.3) + (0.6) - (0.4 + 0.4 + 0.8)
=
th
Clock (max) + Reg h - Logic
(
tio + tgrp + tptck(max)) + (tgh) - (tio + tgrp + t20ptxor)
(#20 + #22 + #35) + (#30) - (#20 + #22 + #26)
(0.4 + 0.4 + 2.9) + (1.7) - (0.4 + 0.4 + 2.3)
=
tco
Clock (max) + Reg co + Output
(
tio + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#20 + #22 + #35) + (#31) + (#36 + #38)
(0.4 + 0.4 + 2.9) + (0.2) + (1.2 + 1.2)
Table 2-0042/2064VE
Note: Calculations are based on timing specifications for the ispLSI 2064VE-280L.
2.1ns
2.3ns
6.3ns
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