Specifications ispLSI 2128/A 7 USE ispLSI 2128E FOR NEW DESIGNS ispLSI 2128/A Timing Model GLB Reg Delay I/O Pin (Output) ORP Delay Feedback Re" />
參數(shù)資料
型號(hào)： ISPLSI 2128A-100LTN176
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 11/13頁
文件大?。?/td> 0K
描述： IC PLD ISP 128I/O 10NS 176TQFP
標(biāo)準(zhǔn)包裝： 40
系列： ispLSI® 2000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 128
門數(shù)： 6000
輸入/輸出數(shù)： 128
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 176-LQFP
供應(yīng)商設(shè)備封裝： 176-TQFP（24x24）
包裝： 托盤
其它名稱： ISPLSI2128A-100LTN176
Specifications ispLSI 2128/A
7
USE
ispLSI
2128E
FOR
NEW
DESIGNS
ispLSI 2128/A Timing Model
GLB Reg
Delay
I/O Pin
(Output)
ORP
Delay
Feedback
Reg 4 PT Bypass
20 PT
XOR Delays
Control
PTs
I/O Pin
(Input)
Y0,1,2
GRP
GLB Reg Bypass
ORP Bypass
DQ
RST
RE
OE
CK
I/O Delay
I/O Cell
ORP
GLB
GRP
I/O Cell
#24
#25 - 27
#33 - 35
#43, 44
#36
Reset
Ded. In
#21
#20
#28
#29 - 32
#38,
39
GOE0, 1
#42
#40, 41
0491
#22
Comb 4 PT Bypass #23
#37
#45
Derivations of
tsu, th and tco from the Product Term Clock
=
tsu
Logic + Reg su - Clock (min)
(
tio + tgrp + t20ptxor) + (tgsu) - (tio + tgrp + tptck(min))
(#20+ #22+ #26) + (#29) - (#20+ #22+ #35)
(0.5 + 1.7 + 7.3) + (1.2) + (0.5 + 1.7 + 4.1)
=
th
Clock (max) + Reg h - Logic
(
tio + tgrp + tptck(max)) + (tgh) - (tio + tgrp + t20ptxor)
(#20+ #22+ #35) + (#30) - (#20+ #22+ #26)
(0.5 + 1.7 + 7.1) + ( 4.0) + (0.5 + 1.7 + 7.3)
=
tco
Clock (max) + Reg co + Output
(
tio + tgrp + tptck(max)) + (tgco) + (torp + tob)
(#20+ #22+ #35) + (#31) + (#36 + #38)
(0.5 + 1.7 + 7.1) + (0.3) + (1.4 + 1.6)
4.4 ns
3.8 ns
12.6 ns
Table 2-0042/2128
Note: Calculations are based upon timing specifications for the ispLSI 2128/A-100L.
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