Specifications ispLSI 5128VE 16 ispLSI 5128VE Timing Parameters (continued) Tioi Input Adders Routing Adders Tioo Output Adder" />
參數(shù)資料
型號： ISPLSI 5128VE-180LT128
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 8/21頁
文件大?。?/td> 0K
描述： IC PLD ISP 96I/O 5NS 128TQFP
標(biāo)準(zhǔn)包裝： 90
系列： ispLSI® 5000VE
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 5.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 4
宏單元數(shù)： 128
門數(shù)： 6000
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x14）
包裝： 托盤
其它名稱： ISPLSI5128VE-180LT128
Specifications ispLSI 5128VE
16
ispLSI 5128VE Timing Parameters (continued)
Tioi Input Adders
Routing Adders
Tioo Output Adders1
Tbla Additional Block Loading Adders
UNITS
ADDER
-100
-80
BASE PARAMETER
ADDER TYPE
clk1
clk3
1.7
ns
clk2
1.7
ns
Slow Slew I/O
ns
1
0.1
ns
2
0.2
ns
3
0.3
ns
LVCMOS25_out
0.5
ns
tgclk_in
troute
tbuf, ten, tdis
tbuf, ten
1.7
4.0
0.1
0.2
0.3
0.5
-125
-180
1.7
0.1
0.2
0.3
0.5
0.9
tlp
1.5
ns
troute
1.5
1.0
1.4
1.7
1.4
4.0
0.1
0.2
0.3
0.5
LVCMOS33_out
0.0
ns
tbuf, ten, tdis
0.0
LVTTL_out
0.0
ns
tbuf, ten, tdis
0.0
Timing Table/5128VE
Timing v.2.0
1Timing for open drain configurations is the same as non-open drain configurations.
Note: Internal Timing Parameters are not tested and are for reference only. Refer to Timing Model in this data sheet for
details.
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PDF描述
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