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參數(shù)資料
| 型號： | IT80C32E-12:RD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 12 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 1 MM HEIGHT, TQFP-44 |
| 文件頁數(shù)： | 203/226頁 |
| 文件大?。?/td> | 3676K |
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2543L–AVR–08/10
ATtiny2313
Timer/Counter
Interrupt Mask
Register – TIMSK
Bit 4 – Res: Reserved Bit
This bit is reserved bit in the ATtiny2313 and will always read as zero.
Bit 2 – OCIE0B: Timer/Counter0 Output Compare Match B Interrupt Enable
When the OCIE0B bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Counter occurs, i.e., when the OCF0B bit is set in the Timer/Counter
Interrupt Flag Register – TIFR.
Bit 1 – TOIE0: Timer/Counter0 Overflow Interrupt Enable
When the TOIE0 bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an
overflow in Timer/Counter0 occurs, i.e., when the TOV0 bit is set in the Timer/Counter 0 Inter-
rupt Flag Register – TIFR.
Bit 0 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable
When the OCIE0A bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Counter0 occurs, i.e., when the OCF0A bit is set in the
Timer/Counter 0 Interrupt Flag Register – TIFR.
Timer/Counter
Interrupt Flag Register
– TIFR
Bit 4 – Res: Reserved Bit
This bit is reserved bit in the ATtiny2313 and will always read as zero.
Bit 2 – OCF0B: Output Compare Flag 0 B
The OCF0B bit is set when a Compare Match occurs between the Timer/Counter and the data in
OCR0B – Output Compare Register0 B. OCF0B is cleared by hardware when executing the cor-
responding interrupt handling vector. Alternatively, OCF0B is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIE0B (Timer/Counter Compare B Match Interrupt Enable),
and OCF0B are set, the Timer/Counter Compare Match Interrupt is executed.
Bit 1 – TOV0: Timer/Counter0 Overflow Flag
The bit TOV0 is set when an overflow occurs in Timer/Counter0. TOV0 is cleared by hardware
when executing the corresponding interrupt handling vector. Alternatively, TOV0 is cleared by
writing a logic one to the flag. When the SREG I-bit, TOIE0 (Timer/Counter0 Overflow Interrupt
Enable), and TOV0 are set, the Timer/Counter0 Overflow interrupt is executed.
Bit 0 – OCF0A: Output Compare Flag 0 A
The OCF0A bit is set when a Compare Match occurs between the Timer/Counter0 and the data
in OCR0A – Output Compare Register0 A. OCF0A is cleared by hardware when executing the
corresponding interrupt handling vector. Alternatively, OCF0A is cleared by writing a logic one to
Bit
765432
1
0
TOIE1
OCIE1A
OCIE1B
–
ICIE1
OCIE0B
TOIE0
OCIE0A
TIMSK
Read/Write
R/W
R
R/W
Initial Value
000000
0
Bit
765
4321
0
TOV1
OCF1A
OCF1B
–
ICF1
OCF0B
TOV0
OCF0A
TIFR
Read/Write
R/W
R
R/W
Initial Value
000
0000
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IF180C52CXXX-L16D | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
| MC80C32-30:D | 8-BIT, 30 MHz, MICROCONTROLLER, CDIP40 |
| MT80C51T-30R | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, PQFP44 |
| MD80C32E-12P883D | 8-BIT, 12 MHz, MICROCONTROLLER, CDIP40 |
| MD80C32E-12SBD | 8-BIT, 12 MHz, MICROCONTROLLER, CDIP40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IT80C32-L16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IT80C32-L16R | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IT80C51-12 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IT80C51-16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
| IT80C51-20 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller |
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