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參數(shù)資料
| 型號(hào)： | IT83C154TXXX-36D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 36 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 1 MM HEIGHT, TQFP-44 |
| 文件頁(yè)數(shù)： | 209/210頁(yè) |
| 文件大?。?/td> | 5175K |
| 代理商： | IT83C154TXXX-36D |
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98
8048C–AVR–02/12
ATtiny43U
12.9.12
TIMSK1 – Timer/Counter 1 Interrupt Mask Register
Bits 7:3 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 2 – OCIEnB: Timer/Countern Output Compare Match B Interrupt Enable
When the OCIEnB bit is written to one, and the I-bit in the Status Register is set, the
Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if
a Compare Match in Timer/Countern occurs, i.e., when the OCFnB bit is set in the Timer/Coun-
ter Interrupt Flag Register – TIFRn.
Bit 1 – OCIEnA: Timer/Countern Output Compare Match A Interrupt Enable
When the OCIEnA bit is written to one, and the I-bit in the Status Register is set, the
Timer/Countern Compare Match A interrupt is enabled. The corresponding interrupt is executed
if a Compare Match in Timer/Countern occurs, i.e., when the OCFnA bit is set in the
Timer/Counter n Interrupt Flag Register – TIFRn.
Bit 0 – TOIEn: Timer/Countern Overflow Interrupt Enable
When the TOIEn bit is written to one, and the I-bit in the Status Register is set, the Timer/Coun-
tern Overflow interrupt is enabled. The corresponding interrupt is executed if an overflow in
Timer/Countern occurs, i.e., when the TOVn bit is set in the Timer/Counter n Interrupt Flag Reg-
ister – TIFRn.
12.9.13
TIFR0 – Timer/Counter 0 Interrupt Flag Register
12.9.14
TIFR1 – Timer/Counter 1 Interrupt Flag Register
Bits 7:3 – Res: Reserved Bits
These bits are reserved and will always read zero.
Bit 2 – OCFnB: Output Compare Flag n B
The OCFnB bit is set when a Compare Match occurs between the Timer/Countern and the data
in OCRnB – Output Compare Registern B. OCFnB is cleared by hardware when executing the
corresponding interrupt handling vector. Alternatively, OCFnB is cleared by writing a logic one to
the flag. When the I-bit in SREG, OCIEnB (Timer/Counter Compare B Match Interrupt Enable),
and OCFnB are set, the Timer/Countern Compare Match Interrupt is executed.
Bit
7654
3
2
1
0
––––
–
OCIE1B
OCIE1A
TOIE1
TIMSK1
Read/Write
RRRR
R
R/W
Initial Value
0000
0
Bit
765
432
10
–
OCF0B
OCF0A
TOV0
TIFR0
Read/Write
RR
RRR
R/W
Initial Value
0
Bit
765
432
10
–
OCF1B
OCF1A
TOV1
TIFR1
Read/Write
RR
RRR
R/W
Initial Value
0
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| IT84C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|400V V(DRM)|8A I(T)RMS|TO-220 |
| IT84F | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|400V V(DRM)|8A I(T)RMS|TO-220 |
| IT84G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|400V V(DRM)|8A I(T)RMS|TO-220 |
| IT8661F | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ISA Super I/O Reference Circuit v2.0 | PC Product Line |
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