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參數(shù)資料
| 型號(hào)： | L64021HG |
| 廠商： | LSI CORP |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PBGA208 |
| 封裝： | MINI, BGA-208 |
| 文件頁數(shù)： | 188/590頁 |
| 文件大?。?/td> | 6335K |
| 代理商： | L64021HG |
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6-8
Channel Interface
The internal request (int_req) signal is generated by the channel input
FIFO controller on the L64021 and indicates available room in the
on-chip buffers and the SDRAM channel buffers. The internal request
signal is always registered by the L64021 SYSCLK. Normally, REQn
signals are asserted even when the channel is stopped to prevent
upstream device overow. The host can set the Channel Pause bit to
block the int_req. If not, the SYSCLK-registered int_req is routed through
the output multiplexer to the appropriate REQn pin.
When the Channel Request Mode bit is set by the host, the Sync input
to the multiplexer is selected. As was shown in Figure 6.3, the DCK input
can be inverted or not through the exclusive OR. In either case, the
internal request is registered by a rising and falling internal DCK to avoid
metastability. The external AREQn/VREQn signals always change at the
falling edge of the Internal DCK. Refer to Chapter 12 for exact timing.
6.2.4 Channel Bypass Mode
When the Channel Bypass Enable bit in Register 5 (page 4-12) is set,
the L64021 reads audio and video data from the host through the
A/V Channel Bypass Data registers (page 4-19). In this mode, the
parallel data channel input port and the AVALIDn and VVALIDn input
signals are ignored. The AREQn and VREQn output signals still function
normally and can be used by the host as DMA control handshake
signals. When either is asserted, the internal microcontroller watches the
corresponding Channel Bypass Data register for activity. The Channel
Bypass Data registers can accept one additional byte after the AREQn
or VREQn signals are deasserted.
6.2.5 Channel Pause
When the Channel Pause bit in Register 5 (page 4-12) is set, the REQn
outputs of the L64021 are held deasserted. This does not stop the
channel processing inside the L64021. This function is intended to be
used to force a pause of either transport decoder devices or channel
decoder devices that respect the AREQn and VREQn signals. While
paused, the host can change stream IDs at known boundaries, but it
cannot change any of the address ranges or the setup of the preparser
read and write pointers.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| L64021MS | SPECIALTY CONSUMER CIRCUIT, PQFP176 |
| L64021PZ | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| L64118 | SPECIALTY CONSUMER CIRCUIT, PBGA256 |
| L6420 | SPECIALTY CONSUMER CIRCUIT, UUC |
| L64222 | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| L6402MH10RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L6402ML11RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L64032AGC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGCC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
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