參數(shù)資料
型號: LC5768VG-12F256I
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 42/99頁
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描述: IC XPLD 768MC 12NS 256FPBGA
標(biāo)準(zhǔn)包裝: 90
系列: ispMACH™ 5000VG
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1): 12.0ns
電壓電源 - 內(nèi)部: 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目: 24
宏單元數(shù): 768
輸入/輸出數(shù): 196
工作溫度: -40°C ~ 105°C
安裝類型: 表面貼裝
封裝/外殼: 256-BGA
供應(yīng)商設(shè)備封裝: 256-FPBGA(17x17)
包裝: 托盤
Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
43
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Symbol
Parameter
Conditions
Min
Max
Units
tPWH
Input clock, high time
80% to 80%
1.2
ns
tPWL
Input clock, low time
20% to 20%
1.2
ns
tR, tF
Input Clock, rise and fall time
20% to 80%
3.0
ns
tINSTB
Input clock stability, cycle to cycle (peak)
+/- 250
ps
fMDIVIN
M Divider input, frequency range
10
320
MHz
fMDIVOUT
M Divider output, frequency range
10
320
MHz
fNDIVIN
N Divider input, frequency range
10
320
MHz
fNDIVOUT
N Divider output, frequency range
10
320
MHz
fVDIVIN
V Divider input, frequency range
100
400
MHz
fVDIVOUT
V Divider output, frequency range
10
320
MHz
tOUTDUTY
Output clock, duty cycle
40
60
%
tJIT(CC)
Output clock, cycle to cycle jitter (peak)
Clean reference.
10 MHz < fMDIVOUT < 20 MHz or
100MHz < fVDIVIN < 160 MHz
1
+/- 250
ps
Clean reference.
20 MHz < fMDIVOUT < 320 MHz and
160MHz < fVDIVIN < 320 MHz
1
+/- 150
ps
TJIT(PERIOD)
2
Output clock, period jitter (peak)
Clean reference.
10 MHz < fMDIVOUT < 20 MHz or
100MHz < fVDIVIN < 160 MHz
1
+/- 300
ps
Clean reference.
20 MHz < fMDIVOUT < 320 MHz and
160MHz < fVDIVIN < 320 MHz
1
+/- 150
ps
tCLK_OUT_DLY
Input clock to CLK_OUT delay
Internal feedback
3.0
ns
tPHASE
Input clock to external feedback delta
External feedback
600
ps
tLOCK
Time to acquire phase lock after input stable
25
us
tPLL_DELAY
Delay increment (Lead/Lag)
Typical = +/- 250ps
+/- 120 +/- 550
ps
tRANGE
Total output delay range (lead/lag)
+/- 0.84 +/- 3.85
ns
tPLL_RSTW
Minimum reset pulse width
1.8
ns
tCLK_IN
3
Global clock input delay
1.0
ns
tPLL_SEC_DELAY Secondary PLL output delay (tPLL_DELAY)—
1.5
ns
1. This condition assures that the output phase jitter will remain within specification.
2. Accumulated jitter measured over 10,000 waveform samples.
3. Internal timing for reference only.
SELECT
DEVICES
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