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參數資料
| 型號： | LFEC1E-4Q208I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | LatticeECP/EC Family Data Sheet |
| 中文描述： | FPGA, 192 CLBS, 1500 GATES, 420 MHz, PQFP208 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-208 |
| 文件頁數： | 52/117頁 |
| 文件大?。?/td> | 557K |
| 代理商： | LFEC1E-4Q208I |
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3-16
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
Lattice Semiconductor
t
HWREN_EBR
Hold Write/Read Enable to PFU Memory
Clock Enable Setup Time to EBR Output
Register
Clock Enable Hold Time to EBR Output
Register
Reset To Output Delay Time from EBR Out-
put Register
0.23
0.28
-
-
0.28
0.34
-
-
0.33
0.40
-
-
ns
t
SUCE_EBR
ns
t
HCE_EBR
-0.24
-
-0.29
-
-0.34
-
ns
t
RSTO_EBR
-
1.00
-
1.20
-
1.40
ns
PLL Parameters
t
RSTREC
t
RSTSU
t
RSTW
DSP Block Timing
2
t
SUI_DSP
t
HI_DSP
t
SUP_DSP
t
HP_DSP
t
SUO_DSP
t
HO_DSP
t
COI_DSP
t
COP_DSP
t
COO_DSP
t
COOVRFL_DSP
t
SUADSUB
t
HADSUB
t
SUSIGN
t
HSIGN
t
SUACCSLOAD
t
HACCSLOAD
Reset Recovery to Rising Clock
Reset Signal Setup Time
Reset Signal Pulse Width
-
-
-
ns
ns
ns
-
-
-
-
-
-
10.0
10.0
10.0
Input Register Setup Time
Input Register Hold Time
Pipeline Register Setup Time
Pipeline Register Hold Time
Output Register Setup Time
Output Register Hold Time
Input Register Clock to Output Time
Pipeline Register Clock to Output Time
Output Register Clock to Output Time
Over
fl
ow Register Clock to Output Time
AdSub Setup Time
AdSub Hold Time
Sign Setup Time
Sign Hold Time
Accumulator Load Setup Time
Accumulator Load Hold Time
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-0.44
0.80
3.31
0.80
6.72
0.80
8.33
4.80
1.47
1.47
3.31
0.71
3.31
0.80
3.31
0.80
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-0.35
0.96
3.98
0.96
8.07
0.96
10.35
5.89
1.77
1.77
3.98
0.86
3.98
0.96
3.98
0.96
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-0.27
1.12
4.64
1.12
9.41
1.12
12.07
6.87
2.06
2.06
4.64
1.00
4.64
1.12
4.64
1.12
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1. Internal parameters are characterized but not tested on every device.
2. These parameters apply to LatticeECP devices only.
Rev F 0.17
LatticeECP/EC Internal Timing Parameters
1
(Continued)
Over Recommended Operating Conditions
Parameter
Description
-5
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
相關PDF資料 |
PDF描述 |
|---|---|
| LFECP1E-4Q208I | LatticeECP/EC Family Data Sheet |
| LFEC3E-4Q208I | LatticeECP/EC Family Data Sheet |
| LFECP3E-4Q208I | LatticeECP/EC Family Data Sheet |
| LFEC6E-4Q208I | LatticeECP/EC Family Data Sheet |
| LFECP6E-4Q208I | LatticeECP/EC Family Data Sheet |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LFEC1E-4Q208IES | 功能描述:FPGA - 現場可編程門陣列 1.5 LUT 112 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC1E-4QN208C | 功能描述:FPGA - 現場可編程門陣列 1.5K LUTs 112 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC1E-4QN208I | 功能描述:FPGA - 現場可編程門陣列 1.5K LUTs 112 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC1E-4T100C | 功能描述:FPGA - 現場可編程門陣列 1.5K LUTs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC1E-4T100CES | 功能描述:FPGA - 現場可編程門陣列 1.5 LUT 67 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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