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參數(shù)資料
| 型號： | LFEC3E-4TN144C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 119/163頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.1KLUTS 97I/O 144-TQFP |
| 標準包裝： | 60 |
| 系列： | EC |
| 邏輯元件/單元數(shù)： | 3100 |
| RAM 位總計： | 56320 |
| 輸入/輸出數(shù)： | 97 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設(shè)備封裝： | 144-TQFP（20x20） |
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3-23
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Parameter
Description
Conditions
Min.
Typ.
Max.
Units
fIN
Input Clock Frequency (CLKI, CLKFB)
25
—
420
MHz
fOUT
Output Clock Frequency (CLKOP, CLKOS)
25
—
420
MHz
fOUT2
K-Divider Output Frequency (CLKOK)
0.195
—
210
MHz
fVCO
PLL VCO Frequency
420
—
840
MHz
fPFD
Phase Detector Input Frequency
25
—
MHz
AC Characteristics
tDT
Output Clock Duty Cycle
Default Duty Cycle
Elected
3
45
50
55
%
tPH
4
Output Phase Accuracy
—
0.05
UI
tOPJIT
1
Output Clock Period Jitter
fOUT >= 100MHz
—
+/- 125
ps
fOUT < 100MHz
—
0.02
UIPP
tSK
Input Clock to Output Clock Skew
Divider ratio = integer
—
+/- 200
ps
tW
Output Clock Pulse Width
At 90% or 10%
3
1—
—
ns
tLOCK
2
PLL Lock-in Time
—
150
s
tPA
Programmable Delay Unit
100
250
450
ps
tIPJIT
Input Clock Period Jitter
—
+/- 200
ps
tFBKDLY
External Feedback Delay
—
10
ns
tHI
Input Clock High Time
90% to 90%
0.5
—
ns
tLO
Input Clock Low Time
10% to 10%
0.5
—
ns
tRST
RST Pulse Width
10
—
ns
1. Jitter sample is taken over 10,000 samples of the primary PLL output with clean reference clock.
2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.
4. Relative to CLKOP.
Timing v.G 0.30
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| F921E105MPA | CAP TANT 1UF 25V 20% 0805 |
| GSC43DRAI-S734 | CONN EDGECARD 86POS .100 R/A SLD |
| LFEC3E-3TN144I | IC FPGA 3.1KLUTS 97I/O 144-TQFP |
| ECM06DSEF-S243 | CONN EDGECARD 12POS .156 EYELET |
| TAP686M016SRW | CAP TANT 68UF 16V 20% RADIAL |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFEC3E-4TN144I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 97 IO 1.2V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC3E-5F256C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC3E-5F256CES | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1 LUT 160 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFEC3E-5F256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFEC3E-5F484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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