LatticeECP/EC Family Timing Adders1, 2, " />
參數(shù)資料
型號(hào)： LFECP33E-5FN484C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 117/163頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 32.8KLUTS 360I/O 484-BGA
產(chǎn)品培訓(xùn)模塊： LatticeECP3 Introduction
標(biāo)準(zhǔn)包裝： 60
系列： ECP
邏輯元件/單元數(shù)： 32800
RAM 位總計(jì)： 434176
輸入/輸出數(shù)： 360
電源電壓： 1.14 V ~ 1.26 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)當(dāng)前第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)
3-21
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
LatticeECP/EC Family Timing Adders1, 2, 3
Over Recommended Operating Conditions
Buffer Type
Description
-5
-4
-3
Units
Input Adjusters
LVDS25
LVDS
0.41
0.50
0.58
ns
BLVDS25
BLVDS
0.41
0.50
0.58
ns
LVPECL33
LVPECL
0.50
0.60
0.70
ns
HSTL18_I
HSTL_18 class I
0.41
0.49
0.57
ns
HSTL18_II
HSTL_18 class II
0.41
0.49
0.57
ns
HSTL18_III
HSTL_18 class III
0.41
0.49
0.57
ns
HSTL18D_I
Differential HSTL 18 class I
0.37
0.44
0.52
ns
HSTL18D_II
Differential HSTL 18 class II
0.37
0.44
0.52
ns
HSTL18D_III
Differential HSTL 18 class III
0.37
0.44
0.52
ns
HSTL15_I
HSTL_15 class I
0.40
0.48
0.56
ns
HSTL15_III
HSTL_15 class III
0.40
0.48
0.56
ns
HSTL15D_I
Differential HSTL 15 class I
0.37
0.44
0.51
ns
HSTL15D_III
Differential HSTL 15 class III
0.37
0.44
0.51
ns
SSTL33_I
SSTL_3 class I
0.46
0.55
0.64
ns
SSTL33_II
SSTL_3 class II
0.46
0.55
0.64
ns
SSTL33D_I
Differential SSTL_3 class I
0.39
0.47
0.55
ns
SSTL33D_II
Differential SSTL_3 class II
0.39
0.47
0.55
ns
SSTL25_I
SSTL_2 class I
0.43
0.51
0.60
ns
SSTL25_II
SSTL_2 class II
0.43
0.51
0.60
ns
SSTL25D_I
Differential SSTL_2 class I
0.38
0.45
0.53
ns
SSTL25D_II
Differential SSTL_2 class II
0.38
0.45
0.53
ns
SSTL18_I
SSTL_18 class I
0.40
0.48
0.56
ns
SSTL18D_I
Differential SSTL_18 class I
0.37
0.44
0.51
ns
LVTTL33
LVTTL
0.07
0.09
0.10
ns
LVCMOS33
LVCMOS 3.3
0.07
0.09
0.10
ns
LVCMOS25
LVCMOS 2.5
0.00
ns
LVCMOS18
LVCMOS 1.8
0.07
0.09
0.10
ns
LVCMOS15
LVCMOS 1.5
0.24
0.29
0.33
ns
LVCMOS12
LVCMOS 1.2
1.27
1.52
1.77
ns
PCI33
PCI
0.07
0.09
0.10
ns
Output Adjusters
LVDS25E
LVDS 2.5 E
0.12
0.14
0.17
ns
LVDS25
LVDS 2.5
-0.44
-0.53
-0.62
ns
BLVDS25
BLVDS 2.5
0.33
0.40
0.46
ns
LVPECL33
LVPECL 3.3
0.20
0.24
0.28
ns
HSTL18_I
HSTL_18 class I
-0.10
-0.12
-0.14
ns
HSTL18_II
HSTL_18 class II
0.06
0.07
0.08
ns
HSTL18_III
HSTL_18 class III
0.15
0.19
0.22
ns
HSTL18D_I
Differential HSTL 18 class I
-0.10
-0.12
-0.14
ns
HSTL18D_II
Differential HSTL 18 class II
0.06
0.07
0.08
ns
HSTL18D_III
Differential HSTL 18 class III
0.15
0.19
0.22
ns
HSTL15_I
HSTL_15 class I
0.08
0.10
0.11
ns
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PDF描述
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