參數(shù)資料
型號(hào)： LFXP10C-3F388C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 294/397頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 9.7KLUTS 244I/O 388-BGA
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 10000
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 244
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 388-BBGA
供應(yīng)商設(shè)備封裝： 388-FPBGA（23x23）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)第273頁(yè)第274頁(yè)第275頁(yè)第276頁(yè)第277頁(yè)第278頁(yè)第279頁(yè)第280頁(yè)第281頁(yè)第282頁(yè)第283頁(yè)第284頁(yè)第285頁(yè)第286頁(yè)第287頁(yè)第288頁(yè)第289頁(yè)第290頁(yè)第291頁(yè)第292頁(yè)第293頁(yè)當(dāng)前第294頁(yè)第295頁(yè)第296頁(yè)第297頁(yè)第298頁(yè)第299頁(yè)第300頁(yè)第301頁(yè)第302頁(yè)第303頁(yè)第304頁(yè)第305頁(yè)第306頁(yè)第307頁(yè)第308頁(yè)第309頁(yè)第310頁(yè)第311頁(yè)第312頁(yè)第313頁(yè)第314頁(yè)第315頁(yè)第316頁(yè)第317頁(yè)第318頁(yè)第319頁(yè)第320頁(yè)第321頁(yè)第322頁(yè)第323頁(yè)第324頁(yè)第325頁(yè)第326頁(yè)第327頁(yè)第328頁(yè)第329頁(yè)第330頁(yè)第331頁(yè)第332頁(yè)第333頁(yè)第334頁(yè)第335頁(yè)第336頁(yè)第337頁(yè)第338頁(yè)第339頁(yè)第340頁(yè)第341頁(yè)第342頁(yè)第343頁(yè)第344頁(yè)第345頁(yè)第346頁(yè)第347頁(yè)第348頁(yè)第349頁(yè)第350頁(yè)第351頁(yè)第352頁(yè)第353頁(yè)第354頁(yè)第355頁(yè)第356頁(yè)第357頁(yè)第358頁(yè)第359頁(yè)第360頁(yè)第361頁(yè)第362頁(yè)第363頁(yè)第364頁(yè)第365頁(yè)第366頁(yè)第367頁(yè)第368頁(yè)第369頁(yè)第370頁(yè)第371頁(yè)第372頁(yè)第373頁(yè)第374頁(yè)第375頁(yè)第376頁(yè)第377頁(yè)第378頁(yè)第379頁(yè)第380頁(yè)第381頁(yè)第382頁(yè)第383頁(yè)第384頁(yè)第385頁(yè)第386頁(yè)第387頁(yè)第388頁(yè)第389頁(yè)第390頁(yè)第391頁(yè)第392頁(yè)第393頁(yè)第394頁(yè)第395頁(yè)第396頁(yè)第397頁(yè)
Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-3
Table 17-1. Read Operation Timing Arcs
Set-up Time Calculation for the Data Input (Max. Case)
The DDR Controller IP core uses the positive edge of pll_nclk to latch in the data.
Table 17-1 timing arcs are used to calculate the following:
Max. delay of clock to ddr_dq_in flops = tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS
Max. delay of DDR read data to ddr_dq_in flops = tDDR_CLK (max) + tBDC + tAC (max) + tBDD + tPD
To meet set-up time at ddr_dq_in flops, Clock Delay - Data Delay > 0
Therefore:
tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tBDC - tAC (max) - tBDD - tPD > 0
Isolating the board delays, we get:
(tBDD + tBDC) < tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tAC (max) - tPD
(tBDD + tBDC) < 3.75 - 0.3 - 3.195 - 2.47 + 2.935 - 0.75 - 0.0
(tBDD + tBDC) < -0.03 ns
Hold Time Calculation for the Data Input (Min. Case)
As shown in Figure 17-2, the min data is available at DDR output pins after tAC (min) time from the rising edge of
ddr_clk
. Since tAC (min) is generally a negative number, data appears before the rising edge. This data will incur
board delay (tBDD) and propagation delay from FPGA input pad to the flip-flop input pin (tPD).
Min. Delay of DDR read Data = tDDR_CLK (min) + tBDC + tAC (min) + tBDD + tPD
Symbol
Description
Example:
DDR-NP on ORCA 4
tCK
Clock period of ddr_clk
7.5ns
tDDR_CLK (max)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
2.471
tDDR_CLK (min)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
1.1381
tBDC
Board delay of ddr_clk from FPGA to DDR SDRAM.
—
tAC(MAX)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (max.).
0.75ns
tAC(MIN)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (min.).
-0.75ns
tBDD
Board delay from DDR SDRAM data pad to the FPGA ddr_dq pad.
—
tPD
Propagation delay from FPGA input pad to the ddr_dq_in flip-flop input pin (Data
Path Delay).
0.0ns1
tFDS
Set-up time required by the ddr_dq_in flip-flop (INREG_SET).
3.195ns1
tFDH
Hold time required by the ddr_dq_in flip-flop (INREG_HLD).
-1.609ns1
tSKEW
Skew of the PLL.
0.3ns
tFPGA_CLK (max)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
2.935ns1
tFPGA_CLK (min)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
1.239ns1
1. tFPGA_CLK, tDDR_CLK, tPD and tFDS can be easily obtained from the PNR time reports.
相關(guān)PDF資料
PDF描述
LT3083EDF#TRPBF IC REG LDO ADJ 3A 12-DFN
MIC5322-MGYMT TR IC REG LDO 2.8V/1.8V .15A 6TMLF
LFXP10C-3F388I IC FPGA 9.7KLUTS 244I/O 388-BGA
IDT72V51443L7-5BB8 IC FLOW CTRL MULTI QUEUE 256-BGA
LFEC15E-3FN256C IC FPGA 15.3KLUTS 256FPBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
LFXP10C-3F388CES 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10-C-3F388I 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 10000 Cells 320MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 388-Pin FBGA Tray
LFXP10C-3F388I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 244 IO 1.8 /2.5/3.3V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3F388IES 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-3FN256C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTS 188 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*