參數(shù)資料
型號： LFXP10E-4FN256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 305/397頁
文件大小： 0K
描述： IC FPGA 9.7KLUTS 188I/O 256-BGA
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 10000
RAM 位總計： 221184
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-13
Data Path Delay:
0.928ns
(100.0% logic, 0.0% route), 1 logic levels.
Clock Path Delay:
3.171ns
(25.4% logic, 74.6% route), 2 logic levels.
Constraint Details:
3.171ns delay clk to ddr_cas_n less
1.905ns feedback compensation
0.928ns delay ddr_cas_n to ddr_cas_n less
1.138ns delay clk to ddr_clk (totaling 1.056ns) meets
0.000ns hold offset clk to ddr_cas_n by 1.056ns
Physical Path Details:
Clock path clk to ddr_cas_n:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
0.576
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.507
AB4.INCK to
LLHPPLL.CLKIN clk_c
MCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.MCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
449
1.857
LLHPPLL.MCLK to
AE15.SC ddr_clk_c
--------
3.171
(25.4% logic, 74.6% route), 2 logic levels.
Data path ddr_cas_n to ddr_cas_n:
Name
Fanout
Delay (ns)
Site
Resource
OUTREG_DEL
---
0.928
AE15.SC to
AE15.PAD ddr_cas_n (from ddr_clk_c)
--------
0.928
(100.0% logic, 0.0% route), 1 logic levels.
Clock out path:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
0.576
AB4.PAD to
AB4.INCK clk
ROUTE
1
0.507
AB4.INCK to
LLHPPLL.CLKIN clk_c
MCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.MCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
449
0.778
LLHPPLL.MCLK to
AF3.OUTDD ddr_clk_c
OUTDD_DEL
---
0.951
AF3.OUTDD to
AF3.PAD ddr_clk
--------
3.043
(57.8% logic, 42.2% route), 3 logic levels.
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
NCLK_DEL
---
0.231
LLHPPLL.CLKIN to
LLHPPLL.NCLK U2_ddr_pll_orca/ddr_pll_0_0
ROUTE
136
1.674
LLHPPLL.NCLK to
LLHPPLL.FB pll_nclk
--------
1.905
(12.1% logic, 87.9% route), 1 logic levels.
Report:
1.056ns is the maximum offset for this preference.
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