參數(shù)資料
型號： LFXP20E-5F388C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 106/397頁
文件大小： 0K
描述： IC FPGA 19.7KLUTS 268I/O 388-BGA
標準包裝： 60
系列： XP
邏輯元件/單元數(shù)： 20000
RAM 位總計： 405504
輸入/輸出數(shù)： 268
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 388-BBGA
供應商設備封裝： 388-FPBGA（23x23）
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9-29
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
Table 9-11. EBR-based FIFO and FIFO_DC Memory Port Definitions
Reset (or RST) only resets the output registers of the FIFO and FIFO_DC. It does not reset the contents of the
memory.
The various supported sizes for the FIFO and FIFO_DC in LatticeECP/EC and LatticeXP devices are shown in
Table 9-12. FIFO and FIFO_DC Data Widths Sizes for LatticeECP/EC and LatticeXP Devices
FIFO Flags
The FIFO and FIFO_DC have four flags available: Empty, Almost Empty, Almost Full and Full. The Almost Empty
and Almost Full flags have a programmable range.
The program ranges for the four FIFO flags are specified in Table 9-13.
Table 9-13. FIFO Flag Settings
The only restriction on the flag setting is that the values must be in a specific order (Empty=0, Almost Empty next,
followed by Almost Full and Full, respectively). The value of Empty is not equal to the value of Almost Empty (or
Full is equal to Almost Full). In this case, a warning is generated and the value of Empty (or Full) is used in place of
Almost Empty (or Almost Full). When coming out of reset, the Active High Flags empty and Almost Empty are set
to high, since they are true.
Port Name in Generated
Module
Description
CLK
Clock (FIFO)
Rising Clock Edge
CLKR
Read Port Clock (FIFO_DC)
Rising Clock Edge
CLKW
Write Port Clock (FIFO_DC)
Rising Clock Edge
WE
Write Enable
Active High
RE
Read Enable
Active High
RST
Reset
Active High
DI
Data Input
—
DO
Data Output
—
FF
Full Flag
Active High
AF
Almost Full Flag
Active High
EF
Empty Flag
Active High
AE
Almost Empty
Active High
FIFO Size
Input Data
Output Data
8K x 1
DI
DO
4K x 2
DI[1:0]
DO[1:0]
2K x 4
DI[3:0]
DO[3:0]
1K x 9
DI[8:0]
DO[8:0]
512 x 18
DI[17:0]
DO[17:0]
256 x 36
DI[35:0]
DO[35:0]
FIFO Attribute Name
Description
Programming Range
Program Bits
FF
Full flag setting
2N - 1
14
AFF
Almost full setting
1 to (FF-1)
14
AEF
Almost empty setting
1 to (FF-1)
14
EF
Empty setting
0
5
相關PDF資料
PDF描述
RMM43DTBS CONN EDGECARD 86POS R/A .156 SLD
LFXP20E-4F388I IC FPGA 19.7KLUTS 268I/O 388-BGA
CS4122XDWF24 IC DRIVER AIR CORE TRPL 24-SOIC
CS8190EDWFR20 IC DRVR AIRCORE TACH/SPD 20SOIC
RGM43DTBS CONN EDGECARD 86POS R/A .156 SLD
相關代理商/技術參數(shù)
參數(shù)描述
LFXP20E-5F484C 功能描述:FPGA - 現(xiàn)場可編程門陣列 19.7K LUTs 340 IO 1. 2V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP20E-5FN256C 功能描述:FPGA - 現(xiàn)場可編程門陣列 19.7K LUTs 188 IO 1. 2V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP20E-5FN388C 功能描述:FPGA - 現(xiàn)場可編程門陣列 19.7K LUTs 268 IO 1. 2V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP20E-5FN484C 功能描述:FPGA - 現(xiàn)場可編程門陣列 19.7K LUTs 340 IO 1. 2V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP217E5CF484C 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeXP2 Family Data Sheet
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