參數(shù)資料
型號(hào)： LFXP3C-3T100I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 88/397頁(yè)
文件大小： 0K
描述： IC FPGA 3.1KLUTS 62I/O 100-TQFP
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 62
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
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9-13
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
True Dual Port RAM (RAM_DP_TRUE) – EBR Based
The EBR blocks in the LatticeECP/EC and LatticeXP devices can be configured as True-Dual Port RAM or
RAM_DP_TRUE. IPexpress allows users to generate the Verilog-HDL, VHDL or EDIF netlists for the memory size
as per design requirements.
IPexpress generates the memory module as shown in Figure 9-15.
Figure 9-15. True Dual Port Memory Module Generated by IPexpress
The generated module makes use of the RAM_DP_TRUE primitive. For memory sizes smaller than one EBR
block, the module will be created in one EBR block. In cases where the specified memory is larger than one EBR
block, multiple EBR blocks can be cascaded, in depth or width (as required to create these sizes).
The basic memory primitive for the LatticeECP/EC and LatticeXP devices, RAM_DP_TRUE, is shown in Figure 9-
Figure 9-16. True Dual Port RAM Primitive or RAM_DP_TRUE for LatticeECP/EC and LatticeXP Devices
In True Dual Port RAM mode, the input data and address for the ports are registered at the input of the memory
array. The output data of the memory is optionally registered at the output.
RAM_DP_TRUE
EBR-based True
Dual Port Memory
ClockA
ClockEnA
ResetA
WEA
WrAddressA
DataA
QA
ClockB
ClockEnB
ResetB
WEB
WrAddressB
DataB
QB
ADA[x:0]
DIA[y:0]
CLKA
CEA
RSTA
WEA
CSA[2:0]
EBR
DOA[y:0]
ADB[x:0]
DIB[y:0]
CLKB
CEB
RSTB
WEB
CSB[2:0]
DOB[y:0]
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LFXP3C-3TN100C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTS 62 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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