參數(shù)資料
型號(hào)： LFXP3C-4TN144I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 142/397頁
文件大小： 0K
描述： IC FPGA 3.1KLUTS 100I/O 144-TQFP
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 100
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-7
Table 10-5. DQSBUFB Ports
Notes:
1. The DDR Clock Polarity output from this block should be connected to the DDCLKPOL inputs of the input
register blocks (IDDRXB).
READ Pulse Generation
The READ signal to the DQSBUFB block is internally generated in the FPGA core. The Read signal will go high
when the READ command to control the DDR SDRAM is initially asserted. This should normally precede the DQS
preamble by one cycle yet may overlap the trailing bits of a prior read cycle. The DQS Detect circuitry of the Lat-
ticeECP/EC and LatticeXP devices require the falling edge of the READ signal to be placed within the preamble
stage.
The preamble state of the DQS can be detected using the CAS latency and the round trip delay for the signals
between the FPGA and the memory device. Note that the internal FPGA core generates the READ pulse. The rise
of the READ pulse needs to coincide with the initial READ Command of the Read Burst and needs to go low before
the Preamble goes high.
Figure 10-8 shows the READ Pulse Timing Example with respect to the PRMBDET signal.
Figure 10-8. READ Pulse Generation
Port Name
I/O
Definition
DQSI
I
DQS strobe signal from memory
CLK
I
System CLK
READ
I
Read generated from the FPGA core
DQSDEL
I
DQS delay from the DQSDLL primitive
DQSO
O
Delayed DQS Strobe signal, to the input capture register block
DQSC
O
DQS Strobe signal before delay, going to the FPGA core logic
DDRCLKPOL
O
DDR Clock Polarity signal
PRMBDET
O
Preamble detect signal, going to the FPGA core logic
READ
DQS
PRMBDET
FIRST DQS
TRANSITION
PREAMBLE
PRIOR READ CYCLE
POSTAMBLE
OK
READ
FAIL
READ
FAIL
VTH
READ
OK
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PDF描述
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