參數(shù)資料
型號： LFXP3E-3QN208I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 292/397頁
文件大小： 0K
描述： IC FPGA 3.1KLUTS 136I/O 208-PQFP
標(biāo)準(zhǔn)包裝： 48
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 136
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
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www.latticesemi.com
17-1
tn1071_01.0
June 2004
Technical Note TN1071
Introduction
This document describes how to meet board timing requirements for DDR signals. The Lattice DDR SDRAM Con-
troller IP core, non-pipelined version (DDR-NP) is used as an example.
Figure 17-1 describes the timing diagram for the DDR signals. A total of five clocks are used in the DDR board
design using the Lattice DDR IP core. The following is the clock description:
clk
:
Input clock for PLL (max. frequency of 133MHz for DDR NP)
ddr_clk
:
Output clock going to DDR (max. frequency of 133MHz for DDR NP)
ddr_clk_n
:
Negated version of ddr_clk
pll_mclk (clkx)
:
Same as ddr_clk, used inside the FPGA only.
pll_nclk (clk2x)
:
A 266MHz clock for DDR NP, used inside the FPGA only.
Figure 17-1. DDR Signal Timing Diagram
PLL
CLKIN
CLKFB
ddr_clk
ddr_clk_n
CLK
FPGA
clkx tree
FPGA
clk2x tree
CLKX
CLK2X
DDR
MEMORY
ENB
Q
D
dqs_out
Q
D
ddr_dq
D
Q
ddr_dq_in
(read flops)
ddr_dq_out
(write flops)
tFPGA_CLK
tCCTRL
tDDR_CLK
tCDQS
tBDCTRL
tCDQ
pll_mclk
pll_nclk
Q
D
ddr_ad &
command signals
tBDC
tBDDS
tBDD
tPD
Q
D
Board Timing Guidelines for the
DDR SDRAM Controller IP Core
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PDF描述
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LFXP3E-3T144C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3T144I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3E-3TN100C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.2V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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