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參數資料
| 型號： | LFXP3E-3TN144I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 177/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.1KLUTS 144TQFP |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數： | 3000 |
| RAM 位總計： | 55296 |
| 輸入/輸出數： | 100 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-2
loop divider can be set to an integer value of 1 to 16. The input and output of the feedback divider must be within
the input and output frequency ranges specified in the device data sheet.
Delay Adjustment
The delay adjust circuit provides programmable clock delay. The programmable clock delay allows for step delays
in increments of 250ps (nominal) for a total of 2.00ns lagging or leading. The time delay setting has a tolerance.
See device data sheet for details. Under this mode, CLKOP, CLKOS and CLKOK are identically affected. The delay
adjustment has two modes of operation:
Static Delay Adjustment – In this mode, the user-selected delay is configured at power-up.
Dynamic Delay Adjustment (DDA) – In this mode, a simple bus is used to configure the delay. The bus
signals are available to the general purpose FPGA.
Output Clock (CLKOP) Divider
The CLKOP divider serves the dual purposes of squaring the duty cycle of the VCO output and scaling up the VCO
frequency into the 420MHz to 840MHz range to minimize jitter. Refer to Table 11-3 for CLKOP Divider value.
CLKOK Divider
The CLKOK divider feeds the global clock net. It divides the CLKOP signal of the PLL by the value of the divider. It
can be set to values of 2, 4, 6,....126,128.
PLL Inputs and Outputs
CLKI Input
The CLKI signal is the reference clock for the PLL. It must conform to the specifications in the data sheet in order
for the PLL to operate correctly. The CLKI can be derived from a dedicated dual-purpose pin or from routing.
RST Input
The PLL reset occurs under two conditions. At power-up an internal power-up reset signal from the configuration
block resets the PLL. The user controlled PLL reset signal RST is provided as part of the PLL module that can be
driven by an internally generated reset function or a pin. This RST signal resets all internal PLL counters. When
RST goes inactive, the PLL will start the lock-in process, and will take the tLOCK time to complete the PLL lock.
Note: For LatticeECP/EC, RST must be asserted to re-start the locking process after losing lock. Refer to the Lat-
ticeECP/EC Family Data Sheet for the RST pulse width requirement. For LatticeXP, RST may be tied to GND.
Figure 11-2 shows the timing diagram of the RST Input.
Figure 11-2. RST Input Timing Diagram
CLKFBK Input
The feedback signal to the PLL, which is fed through the feedback divider can be derived from the global clock net,
a dedicated dual-purpose pin, or directly from the CLKOP divider. Feedback must be supplied in order for the PLL
to synchronize the input and output clocks. External feedback allows the designer to compensate for board-level
clock alignment.
CLKOP Output
The sysCLOCK PLL main clock output, CLKOP, is a signal available for selection as a primary clock.
t
RST
t
LOCK
RST
LOCK
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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| LFXP3E-4QN208C | 功能描述:FPGA - 現場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4QN208I | 功能描述:FPGA - 現場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4T100C | 功能描述:FPGA - 現場可編程門陣列 3.1K LUTs 62 IO 1.2V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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