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參數(shù)資料
| 型號： | LFXP3E-5TN100C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 361/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.1KLUTS 62I/O 100-TQFP |
| 標(biāo)準包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 3000 |
| RAM 位總計： | 55296 |
| 輸入/輸出數(shù)： | 62 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
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3-26
DC and Switching Characteristics
Lattice Semiconductor
LatticeXP Family Data Sheet
LatticeXP sysCONFIG Port Timing Specifications
Over Recommended Operating Conditions
Parameter
Description
Min.
Max.
Units
sysCONFIG Byte Data Flow
tSUCBDI
Byte D[0:7] Setup Time to CCLK
7
—
ns
tHCBDI
Byte D[0:7] Hold Time to CCLK
3
—
ns
tCODO
Clock to Dout in Flowthrough Mode
—
12
ns
tSUCS
CS[0:1] Setup Time to CCLK
7
—
ns
tHCS
CS[0:1] Hold Time to CCLK
2
—
ns
tSUWD
Write Signal Setup Time to CCLK
7
—
ns
tHWD
Write Signal Hold Time to CCLK
2
—
ns
tDCB
CCLK to BUSY Delay Time
—
12
ns
tCORD
Clock to Out for Read Data
—
12
ns
sysCONFIG Byte Slave Clocking
tBSCH
Byte Slave Clock Minimum High Pulse
6
—
ns
tBSCL
Byte Slave Clock Minimum Low Pulse
8
—
ns
tBSCYC
Byte Slave Clock Cycle Time
15
—
ns
sysCONFIG Serial (Bit) Data Flow
tSUSCDI
DI (Data In) Setup Time to CCLK
7
—
ns
tHSCDI
DI (Data In) Hold Time to CCLK
2
—
ns
tCODO
Clock to Dout in Flowthrough Mode
—
12
ns
sysCONFIG Serial Slave Clocking
tSSCH
Serial Slave Clock Minimum High Pulse
6
—
ns
tSSCL
Serial Slave Clock Minimum Low Pulse
6
—
ns
sysCONFIG POR, Initialization and Wake Up
tICFG
Minimum Vcc to INIT High
—
50
ms
tVMC
Time from tICFG to Valid Master Clock
—
2
us
tPRGMRJ
Program Pin Pulse Rejection
—
7
ns
tPRGM
2
PROGRAMN Low Time to Start Configuration
25
—
ns
tDINIT
INIT Low Time
—
1
ms
tDPPINIT
Delay Time from PROGRAMN Low to INIT Low
—
37
ns
tDINITD
Delay Time from PROGRAMN Low to DONE Low
—
37
ns
tIODISS
User I/O Disable from PROGRAMN Low
—
25
ns
tIOENSS
User I/O Enabled Time from CCLK Edge During Wake-up Sequence
—
25
ns
tMWC
Additional Wake Master Clock Signals after Done Pin High
120
—
cycles
Configuration Master Clock (CCLK)
Frequency
1
Selected
Value -
30%
Selected
Value +
30%
MHz
Duty Cycle
40
60
%
1. See Table 2-10 for available CCLK frequencies.
2. The threshold level for PROGRAMN, as well as for CFG[1] and CFG[0], is determined by VCC, such that the threshold = VCC/2.
Timing v.F0.11
相關(guān)PDF資料 |
PDF描述 |
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| LFXP3E-4TN100I | IC FPGA 3.1KLUTS 62I/O 100-TQFP |
| LFXP3E-4T100I | IC FPGA 3.1KLUTS 62I/O 100-TQFP |
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| LFXP3C-5T100C | IC FPGA 3.1KLUTS 62I/O 100-TQFP |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP3E-5TN144C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 100 IO 1.2 V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP6C-3F256C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTs 188 I/O 1.8/2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP6-C-3F256I | 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 6000 Cells 320MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 256-Pin FBGA Tray |
| LFXP6C-3F256I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTs 188 I/O 1.8/2.5/3.3V IND RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP6C-3FN256C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTS 188 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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