參數(shù)資料
型號： LFXP6C-3T144I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 151/397頁
文件大?。?/td> 0K
描述： IC FPGA 5.8KLUTS 100I/O 144-TQFP
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計： 73728
輸入/輸出數(shù)： 100
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-15
Internally the DQS and ADDR/CMD signals are clocked using the primary FPGA clock. Therefore, the user will
need to do a 1/4 (one-quarter) clock transfer from the core logic to the DDR registers. Timing can be hard to meet,
so it is recommended that the user first register these signals with the inverted Clock, so that the transfer from the
core logic to I/O registers will only require a 1/2 (half) clock transfer.
The data DQ and DM needs to be delayed by 90° as it leaves the FPGA. This is to center the data and data mask
relative to the DQS when it reaches the DDR memory. This can be accomplished by inverting the CLK to the DQ
and DM data.
The DM signal is generated using the same clock as the DQ data pin. The memory masks the DQ signals if the DM
pins are driven high.
The tristate control for the data output can also be implemented using the ODDRXB primitive.
Figure 10-16 illustrates how to hook up the ODDRXB primitives and the PLL. The DDR Software Primitives section
describes each of the primitives and its instantiation in more detail. Appendix A and Appendix B provide example
code for implementing the complete I/O section of a memory interface for a LatticeECP/EC or LatticeXP device.
Figure 10-16. Software Primitive Implementation for Memory Write
PLL
CLK
DQS
DQ
Core Logic
CLK
CLKN
CLK + 90
PIO Logic
DDR Memory
Device
dataout_p
dataout_n
CLKP
“0”
DM
ODDRXB
CLK
DA
DB
Q
LSR
Q
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
“1”
datatri_p
datatri_n
dqstri_p
dqstri_n
(From
User logic)
(From
User logic)
ADDR/
CMD
D
“0”
“1”
D
Q
D
Q
D
Q
D
Q
D
Q
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PDF描述
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LFXP6C-4F256I 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTs 188 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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