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參數(shù)資料
| 型號： | LFXP6E-5T144C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 276/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 6000 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 100 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-3
Block Asynchronous Paths: Prevents the timing tools from analyzing any paths from input pads to regis-
ters or from input pads to output pads.
Block RAM Reads during Write: If using PFU based RAM, this will prevent timing analysis on a RAM read
during a write on the same address in a single clock period.
Frequency/Period <net>: Each clock net in the design should contain a frequency or period preference.
Input Setup: Each synchronous input should have an input_setup preference.
Clock-to-Out: Each synchronous output should have a clock_to_out preference.
Block <net>: All asynchronous reset nets in the design should be blocked.
Multicycle: The multicycle preference allows the designer to relax a frequency/period constraint on
selected paths.
Proper Preferences
Providing proper preferences is key to a successful design. If the constraints of a preference file are tighter than the
system requirements, the design will end up being over-constrained. As a consequence, PAR run times will be con-
siderably longer. In addition, over-constraining non-critical paths will force PAR to waste unnecessary processing
power trying to meet these constraints, hence creating possible conflicts with real critical paths that ought to be
optimized first.
On the other hand, if a preference file is under-constrained compared to real system requirements, real timing
issues not previously seen during dynamic timing simulations and static timing analysis could be observed on a
test board, or during production.
Common causes of over-constrained timing preferences include:
Multicycle paths not specified.
Multiple paths to/from I/Os with different specifications.
Attempt to fool the PAR tool with tighter than necessary specifications.
Note that over-constrained designs will also need a significantly larger amount of processing power and computing
resources. As a result, it might be necessary to increase some of the allocated system resources (as in increasing
your PC virtual memory paging size).
Common causes of under-constrained timing preferences include:
I/O specifications not defined.
Asynchronous logic without MAXDELAY preferences.
Internally generated or unintentional clocks not specified in preference file.
Blocking critical paths.
In general, to make sure that no critical paths were left out due to under-constraining, it is recommended to check
for path coverage at the end of a Trace report file (.twr).
An example of such an output is shown in Figure 16-1.
Figure 16-1. Trace Report (.twr) Timing Summary Example
Timing summary:
---------------
Timing errors: 4096
Score: 25326584
Constraints cover 36575 paths, 6 nets, and 8635 connections (99.0% coverage)
相關PDF資料 |
PDF描述 |
|---|---|
| RSC49DRYI-S13 | CONN EDGECARD 98POS .100 EXTEND |
| LFXP6E-4T144I | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| RMC49DRYI-S13 | CONN EDGECARD 98POS .100 EXTEND |
| LFXP6C-4T144I | IC FPGA 5.8KLUTS 100I/O 144-TQFP |
| FMC12DREN | CONN EDGECARD 24POS .100 EYELET |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP6E-5TN144C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 5.8K LUTs 100 IO 1.2 V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXTAL0003516 | 制造商:IQD Frequency Products 功能描述:FPX Highly Stable 11.0592 MHz 50 PPM 18 pF SMT Crystal |
| LFXTAL002995 | 制造商:IQD Frequency Products 功能描述:Crystal 32.768KHz 3x8mm |
| LFXTAL002995BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
| LFXTAL002996BULK | 制造商:IQD Frequency Products 功能描述:CRYSTAL RESONATOR |
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