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參數(shù)資料
| 型號(hào)： | LP621024DM-55LL |
| 廠商： | AMIC Technology Corporation |
| 英文描述： | 128K X 8 BIT CMOS SRAM |
| 中文描述： | 128K的× 8位CMOS的SRAM |
| 文件頁數(shù)： | 10/16頁 |
| 文件大?。?/td> | 183K |
| 代理商： | LP621024DM-55LL |
LP621024D Series
(August, 2001, Version 1.0)
10
AMIC Technology, Inc.
AC Test Conditions
Input Pulse Levels
0V to 3.0V
Input Rise and Fall Time
5 ns
Input and Output Timing Reference Levels
1.5V
Output Load
See Figures 1 and 2
+5V
I/O
990
1800
30pF*
* Including scope and jig.
+5V
I/O
990
1800
5pF*
* Including scope and jig.
Data Retention Characteristics
(T
A
= 0
°
C to 70
°
C)
Figure 1. Output Load
Figure 2. Output Load for t
CLZ1
,
t
CLZ2
, t
OHZ
, t
OLZ
, t
CHZ1
,
t
CHZ2
, t
WHZ
, and t
OW
Symbol
Parameter
Min.
Max.
Unit
Conditions
V
DR1
2.0
5.5
V
CE1
≥
VCC - 0.2V
V
DR2
VCC for Data Retention
2.0
5.5
V
CE2
≤
0.2V
CE1
≥
VCC - 0.2V or
CE1
≤
0.2V
I
CCDR1
Data Retention Current
LL-Version
-
10**
μ
A
VCC = 2.0V,
CE1
≥
VCC - 0.2V
CE2
≥
VCC - 0.2V
V
IN
≥
0V
I
CCDR2
LL-Version
-
10**
μ
A
VCC = 2.0V
CE2
≤
0.2V
V
IN
≥
0V
t
CDR
Chip Disable to Data Retention Time
0
-
ns
See Retention Waveform
t
R
Operation Recovery Time
5
-
ms
** LP621024D-55LL/70LL
I
CCDR
: Max. 2
μ
A at T
A
= 0
°
C to + 40
°
C
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LP621024DM-70LL | 128K X 8 BIT CMOS SRAM |
| LP621024D-55LL | 128K X 8 BIT CMOS SRAM |
| LP621024DV-70LL | 128K X 8 BIT CMOS SRAM |
| LP621024DV-55LL | 128K X 8 BIT CMOS SRAM |
| LP621024DX-70LL | 128K X 8 BIT CMOS SRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LP621024DM-55LLI | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:128K X 8 BIT CMOS SRAM |
| LP621024DM-55LLT | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:128K X 8 BIT CMOS SRAM |
| LP621024DM-70LL | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:128K X 8 BIT CMOS SRAM |
| LP621024DM-70LLI | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:128K X 8 BIT CMOS SRAM |
| LP621024DM-70LLT | 制造商:AMICC 制造商全稱:AMIC Technology 功能描述:128K X 8 BIT CMOS SRAM |
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