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參數(shù)資料
| 型號： | LPC47M112-MW |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | ENHANCED SUPER I/O CONTROLLER WITH LPC INTERFACE |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | 14 X 20 MM, ROHS COMPLIANT, QFP-100 |
| 文件頁數(shù)： | 67/228頁 |
| 文件大小： | 1269K |
| 代理商： | LPC47M112-MW |
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SMSC DS – LPC47M192
Page 67
Rev. 03/30/05
DATASHEET
Information indicating that a prioritized interrupt is pending and the source of that interrupt is stored in the Interrupt
Identification Register (refer to Interrupt Control Table). When the CPU accesses the IIR, the Serial Port freezes all
interrupts and indicates the highest priority pending interrupt to the CPU. During this CPU access, even if the Serial
Port records new interrupts, the current indication does not change until access is completed. The contents of the IIR
are described below.
Bit 0
This bit can be used in either a hardwired prioritized or polled environment to indicate whether an interrupt is pending.
When bit 0 is a logic “0”, an interrupt is pending and the contents of the IIR may be used as a pointer to the
appropriate internal service routine. When bit 0 is a logic “1”, no interrupt is pending.
Bits 1 and 2
These two bits of the IIR are used to identify the highest priority interrupt pending as indicated by the Interrupt Control
Table.
Bit 3
In non-FIFO mode, this bit is a logic “0”. In FIFO mode this bit is set along with bit 2 when a timeout interrupt is
pending.
Bits 4 and 5
These bits of the IIR are always logic “0”.
Bits 6 and 7
These two bits are set when the FIFO CONTROL Register bit 0 equals 1.
Bit 7
0
0
1
1
Bit 6
0
1
0
1
RCVR FIFO
Trigger Level (BYTES)
1
4
8
14
Table 29 – Interrupt Control Table
FIFO
MODE
ONLY
INTERRUPT
IDENTIFICATION
REGISTER
INTERRUPT SET AND RESET FUNCTIONS
BIT 3
BIT 2
BIT 1
BIT 0
PRIORIT
Y LEVEL
INTERRUPT
TYPE
INTERRUPT
SOURCE
INTERRUPT
RESET
CONTROL
-
0
0
0
1
-
None
None
0
1
1
0
Highest
Receiver Line
Status
Overrun Error,
Parity Error,
Framing Error or
Break Interrupt
Reading the Line
Status Register
0
1
0
0
Second
Received Data
Available
Receiver Data
Available
Read Receiver
Buffer or the FIFO
drops below the
trigger level.
1
1
0
0
Second
Character
Timeout
Indication
No Characters
Have Been
Removed From or
Input to the
RCVR FIFO
during the last 4
Char times and
there is at least 1
char in it during
this time
Reading the
Receiver Buffer
Register
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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