參數(shù)資料
型號： LPC47N227TQFP
廠商： STANDARD MICROSYSTEMS CORP
元件分類： 外設(shè)及接口
英文描述： 100 Pin Super I/O with LPC Interface for Notebook Applications
中文描述： MULTIFUNCTION PERIPHERAL, PQFP100
封裝： TQFP-100
文件頁數(shù)： 147/228頁
文件大?。?/td> 1269K
代理商： LPC47N227TQFP
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SMSC DS – LPC47M192
Page 147
Rev. 03/30/05
DATASHEET
NAME
REG OFFSET
(hex)
0E
(R/W)
DESCRIPTION
PME_EN5
Default = 0x00
on VTR POR
PME Wake Enable Register 5
This register is used to enable individual LPC47M192
PME wake sources onto the nIO_PME wake bus.
When the PME Wake Enable register bit for a wake
source is active (“1”), if the source asserts a wake event
so that the associated status bit is “1” and the PME_En
bit is “1”, the source will assert the nIO_PME signal.
When the PME Wake Enable register bit for a wake
source is inactive (“0”), the PME Wake Status register
will indicate the state of the wake source but will not
assert the nIO_PME signal.
Bit[0] GP50
Bit[1] GP51
Bit[2] GP52
Bit[3] GP53
Bit[4] GP54
Bit[5] GP55
Bit[6] GP56
Bit[7] GP57
The PME Wake Enable register is not affected by Vcc
POR, SOFT RESET or PCI RESET.
Bits[7:0] Reserved – reads return 0
N/A
0F
(R)
10
(R/W)
SMI_STS1
Default = 0x02
on VTR POR
Bit 1 is set to ‘1’ on
VCC POR,
VTR POR,
PCI RESET and
SOFT RESET
SMI Status Register 1
This register is used to read the status of the SMI inputs.
The following bits must be cleared at their source.
Bit[0] Reserved
Bit[1] PINT. The parallel port interrupt defaults to ‘1’ when
the parallel port activate bit is cleared. When the parallel
port is activated, PINT follows the nACK input.
Bit[2] U2INT
Bit[3] U1INT
Bit[4] FINT
Bit[5] MPU-401 INT
Bit[6] Reserved
Bit[7] Reserved (Note 7)
SMI Status Register 2
This register is used to read the status of the SMI inputs.
Bit[0] MINT. Cleared at source.
Bit[1] KINT. Cleared at source.
Bit[2] IRINT. This bit is set by a transition on the IR pin
(IRRX or IRRX2 as selected in CR L5-F1-B6 i.e., after the
MUX). Cleared by a read of this register.
Bit[3] Reserved
Bit[4] P12. Status bit is cleared by a write of ‘1’. The SMI
event is cleared at source.
Bit[7:5] Reserved
SMI_STS2
Default = 0x00
on VTR POR
11
(R/W)
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PDF描述
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