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參數資料
| 型號： | LTC1748IFW#PBF |
| 廠商： | Linear Technology |
| 文件頁數： | 7/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 14BIT 80MSPS 48-TSSOP |
| 標準包裝： | 39 |
| 位數： | 14 |
| 采樣率（每秒）： | 80M |
| 數據接口： | 并聯(lián) |
| 轉換器數目： | 1 |
| 功率耗散（最大）： | 1.55W |
| 電壓電源： | 單電源 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TFSOP（0.240"，6.10mm 寬） |
| 供應商設備封裝： | 48-TSSOP |
| 包裝： | 管件 |
| 輸入數目和類型： | 2 個單端，雙極；1 個差分，雙極 |
15
LTC1748
1748fa
Any noise present on the encode signal will result in
additional aperture jitter that will be RMS summed with the
inherent ADC aperture jitter.
In applications where jitter is critical (high input frequen-
cies) take the following into consideration:
1. Differential drive should be used.
2. Use as large an amplitude as possible; if transformer
coupled use a higher turns ratio to increase the
amplitude.
3. If the ADC is clocked with a sinusoidal signal, filter the
encode signal to reduce wideband noise.
4. Balance the capacitance and series resistance at both
encode inputs so that any coupled noise will appear at
both inputs as common mode noise.
APPLICATIO S I FOR ATIO
WU
UU
VDD
LTC1748
1748 F07
BIAS
VDD
5V
ENC
ANALOG INPUT
2V BIAS
1:4
0.1
F
CLOCK
INPUT
50
6k
TO INTERNAL
ADC CIRCUITS
Figure 7. Transformer Driven ENC/ENC
1748 F08a
ENC
2V
VTHRESHOLD = 2V
ENC
0.1
F
LTC1748
1748 F08b
ENC
130
3.3V
130
D0
Q0
MC100LVELT22
LTC1748
83
83
Figure 8a. Single-Ended ENC Drive,
Not Recommended for Low Jitter
Figure 8b. ENC Drive Using a CMOS-to-PECL Translator
The encode inputs have a common mode range of 1.8V to
VDD. Each input may be driven from ground to VDD for
single-ended drive.
Maximum and Minimum Encode Rates
The maximum encode rate for the LTC1748 is 80Msps. For
the ADC to operate properly the encode signal should have
a 50% (
±4%) duty cycle. Each half cycle must have at least
6ns for the ADC internal circuitry to have enough settling
time for proper operation. Achieving a precise 50% duty
cycle is easy with differential sinusoidal drive using a
transformer or using symmetric differential logic such as
PECL or LVDS. When using a single-ended encode signal
asymmetric rise and fall times can result in duty cycles that
are far from 50%.
相關PDF資料 |
PDF描述 |
|---|---|
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參數描述 |
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