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參數(shù)資料
| 型號： | LTC6994CDCB-2#TRMPBF |
| 廠商： | Linear Technology |
| 文件頁數(shù)： | 6/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DELAY LINE 6-DFN |
| 產(chǎn)品培訓模塊： | TimerBlox Family Timing Devices |
| 產(chǎn)品目錄繪圖： | LTC699_DFN |
| 特色產(chǎn)品： | TimerBlox? |
| 標準包裝： | 1 |
| 系列： | TimerBlox® |
| 功能： | 可編程 |
| 可用的總延遲： | 1µs ~ 33.6s |
| 獨立延遲數(shù)： | 1 |
| 電源電壓： | 2.25 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 6-WFDFN 裸露焊盤 |
| 供應商設備封裝： | 6-DFN-EP（2x3） |
| 包裝： | 標準包裝 |
| 配用： | DC1562A-E-ND - BOARD EVAL LTC6992-3 |
| 其它名稱： | LTC6994CDCB-2#TRMPBFDKR |
LTC6994-1/LTC6994-2
14
699412fb
operaTion
LTC6994-2 Functionality
Figures 5 details the basic operation of the LTC6994-2
when configured for noninverting operation (POL = 0). As
before, a rising edge on the IN pin initiates the timing and,
if IN remains high, OUT will transition high after tDELAY.
UnliketheLTC6994-1,fallingedgesaredelayedinthesame
way. When IN transitions low, OUT will follow after tDELAY.
If the input doesn’t remain high or low long enough for
OUT to follow, the timing will restart on the next transition.
Also unlike the LTC6994-1, the output pulse width can
never be less than tDELAY. Therefore, the LTC6994-2 can
generate pulses with a defined minimum width.
Figure 6 details the operation of the LTC6994-2 when the
output is inverted (POL = 1).
Figure 5. Both Edges Delayed Timing Diagram (LTC6994-2, POL = 0)
Figure 6. Both Edges Delayed (Inverting) Timing Diagram (LTC6994-2, POL = 1)
IN
OUT
tDELAY
tPD
tWIDTH
tPD
tDELAY
tPD
tDELAY
699412 F05
IN
OUT
tDELAY
tPD
tWIDTH
tDELAY
699412 F06
相關PDF資料 |
PDF描述 |
|---|---|
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| MS27499E16F55SA | CONN RCPT 55POS BOX MNT W/SCKT |
| MS27468P17B6P | CONN RCPT 6POS JAM NUT W/PINS |
| LTC6994CDCB-1#TRMPBF | IC DELAY LINE 6-DFN |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| LTC6994CS6-1TRMPBF | 制造商:Linear Technology 功能描述:Delay Block/Debouncer 1us-33.6s TSOT23-6 |
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