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參數(shù)資料
| 型號： | M1AFS250-FFG256 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 250000 GATES, PBGA256 |
| 封裝： | 1.0 MM PITCH, BGA-256 |
| 文件頁數(shù)： | 168/318頁 |
| 文件大?。?/td> | 10129K |
| 代理商： | M1AFS250-FFG256 |
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Actel Fusion Mixed-Signal FPGAs
Pr el iminar y v1 .7
2-9
Array Coordinates
During many place-and-route operations in the Actel Designer software tool, it is possible to set
constraints that require array coordinates. Table 2-3 is provided as a reference. The array
coordinates are measured from the lower left (0, 0). They can be used in region constraints for
specific logic groups/blocks, designated by a wildcard, and can contain core cells, memories, and
I/Os.
Table 2-3 provides array coordinates of core cells and memory blocks.
I/O and cell coordinates are used for placement constraints. Two coordinate systems are needed
because there is not a one-to-one correspondence between I/O cells and edge core cells. In
addition, the I/O coordinate system changes depending on the die/package combination. It is not
listed in Table 2-3. The Designer ChipPlanner tool provides array coordinates of all I/O locations. I/O
and cell coordinates are used for placement constraints. However, I/O placement is easier by
package pin assignment.
Figure 2-7 illustrates the array coordinates of an AFS600 device. For more information on how to
use array coordinates for region/placement constraints, see the Designer User's Guide or online
help (available in the software) for Fusion software tools.
Table 2-3
Array Coordinates
Device
VersaTiles
Memory Rows
All
Min.
Max.
Bottom
Top
Min.
Max.
x
y
x
y
(x, y)
AFS090
3
2
98
25
None
(3, 26)
(0, 0)
(101, 29)
AFS250
3
2
130
49
None
(3, 50)
(0, 0)
(133, 53)
AFS600
3
4
194
75
(3, 2)
(3, 76)
(0, 0)
(197, 79)
AFS1500
3
4
322
123
(3, 2)
(3, 124)
(0, 0)
(325, 129)
Note: The vertical I/O tile coordinates are not shown. West side coordinates are {(0, 2) to (2, 2)} to {(0, 77) to (2,
77)}; east side coordinates are {(195, 2) to (197, 2)} to {(195, 77) to (197, 77)}.
Figure 2-7 Array Coordinates for AFS600
(0, 79)
(197, 1)
Top Row (5, 1) to (168, 1)
Bottom Row (7, 0) to (165, 0)
Top Row (169, 1) to (192, 1)
Memory
Blocks
Memory
Blocks
Memory
Blocks
UJTAG FlashROM
Top Row (7, 79) to (189, 79)
Bottom Row (5, 78) to (192, 78)
I/O Tile
(3, 77)
(3, 76)
Memory
Blocks
(3, 3)
(3, 2)
VersaTile (Core)
(3, 75)
VersaTile (Core)
(3, 4)
(0, 0)
(197, 0)
(194, 2)
(194, 3)
(194, 4)
VersaTile(Core)
(194, 75)
VersaTile (Core)
(197, 79)
(194, 77)
(194, 76)
I/O Tile to Analog Block
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M1AFS250-FFGG256 | FPGA, 250000 GATES, PBGA256 |
| M1AFS250-FPQ208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FPQG208 | FPGA, 250000 GATES, PQFP208 |
| M1AFS250-FQN180 | FPGA, 250000 GATES, PBCC180 |
| M1AFS250-FQNG180 | FPGA, 250000 GATES, PBCC180 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M1AFS250-FFG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FFG256I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FFG256PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
| M1AFS250-FFGG256 | 制造商:Microsemi Corporation 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 256FBGA - Trays 制造商:Microsemi SOC Products Group 功能描述:FPGA FUSION 250K GATES 130NM 1.5V 256FBGA - Trays |
| M1AFS250-FFGG256ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Actel Fusion Mixed-Signal FPGAs |
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