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參數(shù)資料
| 型號： | M30610M8A |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 166/197頁 |
| 文件大小： | 2673K |
| 代理商： | M30610M8A |
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Mitsubishi microcomputers
M16C / 61 Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
Timing (Vcc = 3V)
166
V
CC
= 3V
Switching characteristics (referenced to V
CC
= 3V, V
SS
= 0V at Ta = 25
o
C, CM15 = “1” unless
otherwise specified)
Table 1.24.40. Memory expansion and microprocessor modes
(when accessing external memory area with wait, and select multiplexed bus)
Symbol
Standard
Min.
Measuring condition
Max.
60
Parameter
Unit
t
d(BCLK-AD)
t
h(BCLK-AD)
t
h(RD-AD)
t
h(WR-AD)
Address output delay time
Address output hold time (BCLK standard)
Address output hold time (RD standard)
Address output hold time (WR standard)
ns
ns
ns
ns
4
t
d(BCLK-CS)
t
h(BCLK-CS)
t
h(RD-CS)
t
h(WR-CS)
Chip select output hold time (BCLK standard)
Chip select output hold time (RD standard)
Chip select output hold time (WR standard)
60
ns
ns
ns
ns
4
(Note)
(Note)
t
d(BCLK-RD)
t
h(BCLK-RD)
t
d(BCLK-WR)
t
h(BCLK-WR)
RD signal output delay time
RD signal output hold time
WR signal output delay time
WR signal output hold time
60
ns
ns
ns
ns
0
60
t
d(BCLK-DB)
t
h(BCLK-DB)
t
d(DB-WR)
t
h(WR-DB)
Data output delay time (BCLK standard)
Data output hold time (BCLK standard)
Data output delay time (WR standard)
Data output hold time (WR standard)
80
ns
ns
ns
ns
4
(Note)
(Note)
t
h(BCLK-ALE)
t
d(AD-ALE)
t
h(ALE-AD)
t
d(AD-RD)
t
d(AD-WR)
t
dZ(RD-AD)
ALE signal output hold time (BCLK standard)
ALE signal output delay time (Address standard)
ALE signal output hold time(Address standard)
Post-address RD signal output delay time
Post-address WR signal output delay time
Address output floating start time
– 4
(Note)
50
0
0
ns
ns
ns
ns
ns
ns
0
(Note)
(Note)
8
t
d(BCLK-ALE)
ALE signal output delay time (BCLK standard)
ns
60
Note: Calculated according to the BCLK frequency as follows:
th(RD – AD) =
f(BCLK) X 2
10
9
[ns]
th(WR – AD) =
f(BCLK) X 2
10
9
[ns]
th(RD – CS) =
f(BCLK) X 2
10
9
[ns]
th(WR – CS) =
f(BCLK) X 2
10
9
[ns]
td(DB – WR) =
f(BCLK) X 2
10
9
– 80
[ns]
X 3
td(AD – ALE) =
f(BCLK) X 2
10
9
– 60
[ns]
th(WR – DB) =
f(BCLK) X 2
10
9
[ns]
Figure 1.24.1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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