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參數(shù)資料
| 型號： | M30620MCA-XXXFP |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 136/274頁 |
| 文件大?。?/td> | 3495K |
| 代理商： | M30620MCA-XXXFP |
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Mitsubishi microcomputers
M16C / 62A Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
UART2 Special Mode Register
136
Function
Normal mode
I
2
C mode (Note 1)
Factor of interrupt number 15 (Note 2)
UART2 transmission
No acknowledgment detection (NACK)
Factor of interrupt number 16 (Note 2)
UART2 reception
Start condition detection or stop
condition detection
UART2 transmission output delay
Not delayed
Delayed
P7
0
at the time when UART2 is in use
TxD
2
(output)
SDA (input/output) (Note 3)
P7
1
at the time when UART2 is in use
RxD
2
(input)
SCL (input/output)
P7
2
at the time when UART2 is in use
CLK
2
P7
2
DMA1 factor at the time when 1 1 0 1 is assigned
to the DMA request factor selection bits
UART2 reception
Acknowledgment detection (ACK)
Noise filter width
15ns
Reading the terminal when 0 is
assigned to the direction register
50ns
Reading the terminal regardless of the
value of the direction register
Reading P7
1
1
2
3
4
5
6
7
8
9
Note 1: Make the settings given below when I
2
C mode is in use.
Set 0 1 0 in bits 2, 1, 0 of the UART2 transmission/reception mode register.
Disable the RTS/CTS function. Choose the MSB First function.
Note 2: Follow the steps given below to switch from a factor to another.
1. Disable the interrupt of the corresponding number.
2. Switch from a factor to another.
3. Reset the interrupt request flag of the corresponding number.
4. Set an interrupt level of the corresponding number.
Note 3: Set an initial value of SDA transmission output when serial I/O is invalid.
Factor of interrupt number 10 (Note 2)
Bus collision detection
Acknowledgment detection (ACK)
10
Initial value of UART2 output
H level (when 0 is assigned to
the CLK polarity select bit)
The value set in latch P7
0
when the port is
selected
11
Table 1.16.9. Features in I
2
C mode
P7
0
/TxD
2
/SDA
P7
1
/RxD
2
/SCL
CLK
control
P7
2
/CLK
2
Falling edge
detection
UART2 reception/ACK interrupt
request, DMA1 request
To DMA0, DMA1
To DMA0
P7
0
through P7
2
conforming to the simplified I C bus
I/O
Timer
UART2
Timer
UART2
Transmission
register
IICM=1 (SDDS=0) or
DL=000 (SDDS=1)
IICM=0
or IICM2=1
IICM=1
SDHI
Noize
Timer
UART2
IICM=1
UART2
IICM=0
I/O
D
T
Q
D
T
Q
D
T
Q
NACK
ACK
UART2
UART2
IICM=1
IICM=0
IICM=0
IICM=1
S
R
Q
IICM=1
IICM=0
I/O
R
Q
ALS
IICM=0 or
SDDS=0
or DL=000
SDDS=1 and
SWC2
Falling edge of 9 bit
SWC
IICM=1
and IICM2=0
IICM=0
or IICM2=1
Selector
Selector
Selector
Noize
Filter
Noize
Filter
*
With IICM set to 1, the port terminal is to be readable
even if 1 is assigned to P7
1
of the direction register.
Port reading
External clock
Internal clock
9th pulse
Bus collision
detection
Bus collision/start, stop condition
detection interrupt request
UART2 transmission/
NACK interrupt request
Start condition
detection
Stop condition
detection
L-synchronous
bit
(Port P7
1
output data latch)
Data bus
Reception register
Bus busy
Arbitration
Analog
delay
D(Divider)
Figure 1.16.27. Functional block diagram for I
2
C mode
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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