參數(shù)資料
型號(hào)： M32186F8VFP
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁(yè)數(shù)： 43/1032頁(yè)
文件大?。?/td> 5750K
代理商： M32186F8VFP
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4
EIT
4-5
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
4.2 EIT Events
5) Invalid Operation Exception (IVLD)
The exception occurs when an invalid operation is executed. The following table shows the
operation results and the respective conditions in which each IVLD occurs.
Table 4.2.6 Operation Results When an IVLD Occurred
Note 1: When the invalid operation exception enable (EV) bit (FPSR register bit 21) = "0"
Note 2: When the invalid operation exception enable (EV) bit (FPSR register bit 21) = "1"
Note: NaN (Not a Number)
SNaN (Signaling NaN): a NaN in which the MSB of the mantissa field is "0." When SNaN is used as the
source operand in an operation, an IVLD occurs. SNaNs are useful in identifying program bugs when used
as the initial value in a variable. However, SNaNs cannot be generated by hardware.
QNaN (Quiet NaN): a NaN in which the MSB of the mantissa field is "1." Even when QNaN is used as the
source operand in an operation, an IVLD will not occur (excluding comparison and format conversion).
Because a result can be influenced by the arithmetic operations, QNaN allows the user to debug without
executing an EIT processing. QNaNs are created by hardware.
6) Unimplemented Exception (UIPL)
The exception occurs when the denormalized number zero flush (DN) bit (FPSR register bit 23) =
"0" and a denormalized number is given as an operation operand. (Note 1)
Because the UIPL has no enable bits available, it cannot be masked when they occur. The
destination register remains unchanged.
Note 1: A UDF occurs when the intermediate result of an operation is a denormalized number,
in which case if the DN bit (FPSR register bit 23) = "0," an UIPL occurs.
4.2.2 Interrupt
(1) Reset Interrupt (RI)
Reset Interrupt (RI) is always accepted by entering the RESET# signal. The reset interrupt is as-
signed the highest priority.
For details about the reset interrupt, see Chapter 7, “Reset.”
(2) System Break Interrupt (SBI)
System Break Interrupt (SBI) is an emergency interrupt which is used when power outage is detected or a fault
condition is notified by an external watchdog timer. This interrupt can only be used in cases when after interrupt
processing, control will not return to the program that was being executed when the interrupt occurred.
(3) External Interrupt (EI)
External Interrupt (EI) is requested from internal peripheral I/Os managed by the interrupt controller.
The interrupt controller manages these interrupts by assigning each one of eight priority levels includ-
ing an interrupt-disabled state.
Occurrence Condition
Operation Result (Content of the Destination Register)
When the IVLD EIT processing is masked (Note 1)
When the IVLD EIT processing
is executed (Note 2)
Operation for SNaN operand
+Infinity-(+Infinity), -Infinity-(-Infinity)
QNaN
0 x Infinity
0/0, Infinity / Infinity
When FTOI
Return value when pre-conversion signed bit is:
When an integer conversion
instruction
"0": H'7FFF FFFF
No change
overflowed
was executed
"1": H'8000 0000
When NaN or Infinity was
When FTOS
Return value when pre-conversion signed bit is:
converted into an integer
instruction
"0": H'7FFF FFFF
was executed
"1": H'8000 0000
When < or > comparison was performed on NaN
Comparison results (comparison invalid)
相關(guān)PDF資料
PDF描述
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