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參數(shù)資料
| 型號(hào)： | M32C83 |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| 中文描述： | 單片16位CMOS微機(jī) |
| 文件頁(yè)數(shù)： | 279/441頁(yè) |
| 文件大小： | 5170K |
| 代理商： | M32C83 |
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deveopmen
Intelligent I/O (Serial I/O)
Rev.B2 for proof reading
Mitsubishi Microcomputers
M32C/83 group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
279
Clock synchronous serial I/O mode (group 2)
Table 1.23.17 gives specifications for the group 2 clock synchronous serial I/O mode.
Table 1.23.17. Specifications of clock synchronous serial I/O mode
Item
Transfer data format
Transfer clock
Specification
Transfer data length:
When internal clock is selected, the transfer clock in the single waveform output
mode is generated.
_
Transfer speed is determined when the base timer is reset by the ch0 WG function
Transfer rate (bps) = base timer count source (frequency) / (k+2)
k : values set to WG register 0
_
Transfer clock is generated by ch2 single phase WG function
Ch3 WG register = (k+2)/2
(Note 1)
When external clock is selected
_
Transfer rate (bps) = Clock input to ISCLK pin
(Note 2)
Transmission start condition
To start transmission, the following requirements must be met:
_
Transmit enable bit =
“
1
”
_
Write data to SI/O transmit buffer register
Reception start condition
To start reception, the following requirements must be met:
_
Receive enable bit =
“
1
”
_
Transmit enable bit =
“
1
”
_
Write data to SI/O transmit buffer register
When transmitting
_
When SI/O communication buffer register is empty, transmit interrupt cause select
bit =
“
0
”
_
When transmission is completed,
transmit interrupt cause select bit =
“
1
”
When receiving
_
When data is transferred to SI/O receive buffer register
Error detection
Overrun error
This error occurs when the next data is ready before the contents of SI/O receive
buffer register are read out
Select function
LSB first/MSB first selection
When transmission/reception begins with bit 0 or bit 7, it can be selected.
Transmit/receive data polarity switching
_
This function is reversing ISTxD pin output and ISRxD pin input.
(All I/O data level is reversed.)
Data transfer bit length
_
Transmission data length can be set between 1 to 8 bits
Note 1: When the transfer clock and transfer data are transmission, transfer clock is set to at least 6 divi-
sions of the base timer clock. Except this, transfer clock is set to at least 20 divisions of the base
timer clock.
Note 2: Transfer clock is set to at least 20 divisions of the base timer clock.
Variable length (group2)
Interrupt request
generation timing
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