參數(shù)資料
型號(hào)： M37902FHCHP
元件分類(lèi)： 微控制器/微處理器
英文描述： 16-BIT, FLASH, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁(yè)數(shù)： 346/556頁(yè)
文件大?。?/td> 3722K
代理商： M37902FHCHP
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CENTRAL PROCESSING UNIT (CPU)
7902 Group User’s Manual
2-14
2.2 Bus interface unit (BIU)
Internal ROM bus cycle select bit: Bit 7 at address 5F16
Note: When reprogramming the internal flash memory in the CPU reprogramming mode, be sure to select
bus cycle = 3
φ. (Refer to section “20.2 Flash memory CPU reprogramming mode.”)
2.2.2 Data Transfer (read and write)
When the CPU reads or writes data from or to the internal/external area, it requests the BIU to read or write
data. The BIU outputs control signals in order to control the internal address and data buses in response
to the request from the CPU. The cycle where the following are performed is referred to “bus cycle”:
The BIU controls buses.
Data transfer is performed between the external and internal areas.
Table 2.2.4 lists the bus cycles at access to the internal area. For details of bus cycles and each signal
at access to the external area, refer to “CHAPTER. 3 CONNECTION WITH EXTERNAL DEVICES.” Figure
2.2.4 shows operating waveform examples at reading from or writing to the internal area. Figures 2.2.5 and
2.2.6 show operating waveform examples at reading from and writing to the external area.
(1)
Reading data
The CPU informs the BIU’s data address register of the address where the data to be read is stored,
so the CPU requests the data. In this case, the CPU waits until the requested data is ready in the
BIU.
The BIU outputs the address informed by the CPU onto the internal address bus. Then, the CPU
reads the contents of the informed address and takes them into the data buffer. The CPU continues
processing using data in the data buffer.
(2)
Writing data
The CPU informs the BIU’s data address register of the address to which the data will be written,
so the CPU writes the data into the data buffer. The BIU outputs the address informed by the CPU
onto the internal address bus. Then, the BIU writes the data in the data buffer into the informed
address.
Table 2.2.4 Bus cycles at access to internal area
Bus cycle = 3
φ (Note)
(Internal ROM bus cycle select bit = 0)
ROM
RAM
SFR
Internal address bus
Internal data bus
φBIU
Address
1 bus cycle = 2
φ
φBIU
Internal address bus
Internal data bus
Address
1 bus cycle = 2
φ
Bus cycle = 2
φ
(Internal ROM bus cycle select bit = 1)
φBIU
Internal address bus
Internal data bus
Data
Address
1 bus cycle = 3
φ
Data
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