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datasheet
DDR3 SDRAM
Rev. 1.0
Registered DIMM
- 16 -
10.5 8GB, 1Gx72 Module (Populated as 4 ranks of x8 DDR3 SDRAMs)
DQS0
DQ[7:0]
DQS
DQ[7:0]
U0
CK
CS
CK
E
ODT
ZQ
PCK
0
CS
0
PCK
0
WCK
E
0
WO
DT0
DQS
DQ[7:0]
U9
CK
CS
CK
E
ODT
ZQ
PCK
0
CS
1
PCK
0
WCK
E
1
VDD
DQS
DQ[7:0]
U18
CK
CS
CK
E
ODT
ZQ
PCK
2
CS
2
PCK
2
WCK
E
0
WO
DT1
DQS
DQ[7:0]
U27
CK
CS
CK
E
ODT
ZQ
PCK
2
CS
3
PCK
2
WCK
E
1
VDD
DQS1
DQ[15:8]
DQS
DQ[7:0]
U1
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U10
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U19
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U28
CK
CS
CK
E
OD
T
ZQ
DQS2
DQ[23:16]
DQS
DQ[7:0]
U2
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U11
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U20
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U29
CK
CS
CK
CKE
ODT
ZQ
DQS3
DQ[31:24]
DQS
DQ[7:0]
U3
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U12
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U21
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U30
CK
CS
CK
E
ODT
ZQ
DQS8
CB[7:0]
DQS
DQ[7:0]
U4
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U13
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U22
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U31
CK
CS
CK
E
ODT
ZQ
DQS4
DQ[39:32]
DQS
DQ[7:0]
U5
CK
CS
CK
E
ODT
ZQ
PCK
1
CS
0
PCK
1
E
C
KE0
EO
DT
0
DQS
DQ[7:0]
U14
CK
CS
CK
E
ODT
ZQ
PCK
1
CS
1
PCK
1
E
C
KE1
VDD
DQS
DQ[7:0]
U23
CK
CS
CK
E
ODT
ZQ
PCK
3
CS
2
PCK
3
E
C
KE0
EO
DT
1
DQS
DQ[7:0]
U32
CK
CS
CK
E
ODT
ZQ
PCK
3
CS
3
PCK
3
E
C
KE1
VDD
DQS5
DQ[47:40]
DQS
DQ[7:0]
U6
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U15
CK
CS
CK
E
ODT
ZQ
DQS
DQ[7:0]
U24
CK
CS
CK
E
ODT
ZQ
DQS6
DQ[55:48]
DQS
DQ[7:0]
U7
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U16
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U25
CK
CS
CK
CKE
ODT
ZQ
DQS
DQ[7:0]
U34
CK
CS
CK
CKE
ODT
ZQ
DQS3
DQ[31:24]
DQS
DQ[7:0]
U8
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U17
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U26
CK
CS
CK
E
OD
T
ZQ
DQS
DQ[7:0]
U35
CK
CS
CK
E
OD
T
ZQ
Vtt
VSS
VDD
D0 - D35
VREFCA
VDDSPD
Serial PD
VTT
VREFDQ
D0 - D35
NOTE :
1. DQ-to-I/O wiring may be changed within a nibble.
2. Unless otherwise noted, resistor values are 15
Ω ± 5%.
3. See the wiring diagrams for all resistors associated with the com-
mand, address and control bus.
4. ZQ resistors are 240
Ω ± 1% . For all other resistor values refer to
the appropriate wiring diagram.
A0
Thermal sensor with SPD
A1 A2
SA0 SA1 SA2
SCL
SDA
EVENT
Vtt
1:2
R
E
G
I
S
T
E
R
BA[N:0]
A[N:0]
RAS
CAS
WE
CKE0
RESET
RST : SDRAMs D[35:0]
PAR_IN
S0
RS0-> CS0 : SDRAMs D[8:0]
Err_out
QERR
RST
CK0
ODT0
CK0
S1
RS1-> CS1 : SDRAMs D[17:9]
RS2-> CS2 : SDRAMs D[26:18]
RS3-> CS3 : SDRAMs D[35:27]
WBA[N:0] -> BA[N:0]: SDRAMs D[4:0], D8, D[13:9], D[22:18], D[31:27]
EBA[N:0] -> BA[N:0]: SDRAMs D[8:5], D[17:14], D[26:23], D[35:32]
WA[N:0] -> A[N:0]: SDRAMs D[4:0], D8, D[13:9], D[22:18], D[31:27]
EA[N:0] -> A[N:0]: SDRAMs D[8:5], D[17:14], D[26:23], D[35:32]
WRAS -> RAS: SDRAMs D[4:0], D8, D[13:9], D[22:18], D[31:27]
ERAS -> RAS: SDRAMs D[8:5], D[17:14], D[26:23], D[35:32]
WCAS -> CAS: SDRAMs D[4:0], D8, D[13:9], D[22:18], D[31:27]
ECAS -> CAS: SDRAMs D[8:5], D[17:14], D[26:23], D[35:32]
WWE -> WE: SDRAMs D[4:0], D8, D[13:9], D[22:18], D[31:27]
EWE -> WE: SDRAMs D[8:5], D[17:14], D[26:23], D[35:32]
WCKE0 -> CKE0: SDRAMs D[4:0], D[22:18]
ECKE0 -> CKE0: SDRAMs D[8:5], D[26:23]
WODT0 -> ODT0: SDRAMs D[4:0]
EODT0 -> ODT0: SDRAMs D[8:5]
PCK0 -> CK: SDRAMs D[4:0], D[13:9]
PCK1 -> CK: SDRAMs D[8:5], D[26:23]
PCK2 -> CK: SDRAMs D[22:18], D[31:27]
PCK3 -> CK: SDRAMs D[17:14], D[35:32]
S2
S3
CKE1
WCKE1 -> CKE1: SDRAMs D[13:9], D[31:27]
ECKE1 -> CKE1: SDRAMs D[17:14], D[35:32]
ODT1
WODT1 -> ODT1: SDRAMs D[22:18]
EODT1 -> ODT1: SDRAMs D[26:23]
PCK0 -> CK: SDRAMs D[4:0], D[13:9]
PCK1 -> CK: SDRAMs D[8:5], D[26:23]
PCK2 -> CK: SDRAMs D[22:18], D[31:27]
PCK3 -> CK: SDRAMs D[17:14], D[35:32]
DQS
DQ[7:0]
U33
CK
CS
CK
E
ODT
ZQ