參數(shù)資料
型號： M4A3-128/64-10CAI
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 56/62頁
文件大小： 0K
描述： IC CPLD ISP 4A 128MC 100CABGA
標(biāo)準(zhǔn)包裝： 184
系列： ispMACH® 4A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
宏單元數(shù)： 128
輸入/輸出數(shù)： 64
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LFBGA
供應(yīng)商設(shè)備封裝： 100-CABGA（10x10）
包裝： 托盤
6
ispMACH 4A Family
Table 4. Architectural Summary of ispMACH 4A devices
The Macrocell-I/O cell ratio is defined as the number of macrocells versus the number of I/O cells
internally in a PAL block (Table 4).
The central switch matrix takes all dedicated inputs and signals from the input switch matrices and routes
them as needed to the PAL blocks. Feedback signals that return to the same PAL block still must go through
the central switch matrix. This mechanism ensures that PAL blocks in ispMACH 4A devices communicate
with each other with consistent, predictable delays.
The central switch matrix makes a ispMACH 4A device more advanced than simply several PAL devices on
a single chip. It allows the designer to think of the device not as a collection of blocks, but as a single
programmable device; the software partitions the design into PAL blocks through the central switch matrix
so that the designer does not have to be concerned with the internal architecture of the device.
Each PAL block consists of:
◆ Product-term array
◆ Logic allocator
◆ Macrocells
◆ Output switch matrix
◆ I/O cells
◆ Input switch matrix
◆ Clock generator
Notes:
1. M4A3-64/64 internal switch matrix functionality embedded in central switch matrix.
ispMACH 4A Devices
M4A3-64/32, M4A5-64/32
M4A3-96/48, M4A5-96/48
M4A3-128/64, M4A5-128/64
M4A3-192/96, M4A5-192/96
M4A3-256/128, M4A5-256/128
M4A3-384
M4A3-512
M4A3-32/32
M4A5-32/32
M4A3-64/64
M4A3-256/160
M4A3-256/192
Macrocell-I/O Cell Ratio
2:1
1:1
Input Switch Matrix
Yes
Yes1
Input Registers
Yes
No
Central Switch Matrix
Yes
Output Switch Matrix
Yes
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PDF描述
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參數(shù)描述
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