參數(shù)資料
型號: M4A5-32/32-12VI48
廠商: Lattice Semiconductor Corporation
文件頁數(shù): 5/62頁
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描述: IC CPLD ISP 4A 32MC 48TQFP
標準包裝: 250
系列: ispMACH® 4A
可編程類型: 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1): 12.0ns
電壓電源 - 內(nèi)部: 4.5 V ~ 5.5 V
宏單元數(shù): 32
輸入/輸出數(shù): 32
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 48-LQFP
供應商設備封裝: 48-TQFP(7x7)
包裝: 托盤
ispMACH 4A Family
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A reset/preset swapping feature in each macrocell allows for reset and preset to be exchanged, providing
flexibility. In asynchronous mode (Figure 8), a single individual product term is provided for initialization.
It can be selected to control reset or preset.
Note that the reset/preset swapping selection feature effects power-up reset as well. The initialization
functionality of the flip-flops is illustrated in Table 9. The macrocell sends its data to the output switch
matrix and the input switch matrix. The output switch matrix can route this data to an output if so desired.
The input switch matrix can send the signal back to the central switch matrix as feedback.
Note:
1. Transparent latch is unaffected by AR, AP
Table 9. Asynchronous Reset/Preset Operation
AR
AP
CLK/LE1
Q+
0
X
See Table 8
01X1
10X0
11X0
Power-Up
Reset
AP
D/L/T
AR
Q
Individual
Reset
Product Term
a. Reset
Power-Up
Preset
AP
D/L/T
AR
Q
Individual
Preset
Product Term
b. Preset
17466G-014
17466G-015
Figure 8. Asynchronous Mode Initialization Congurations
相關PDF資料
PDF描述
EMC36DRYH-S734 CONN EDGECARD 72POS DIP .100 SLD
M4A5-32/32-10VC48 IC CPLD ISP 4A 32MC 48TQFP
GRM3195C1H622JA01D CAP CER 6200PF 50V 5% NP0 1206
ESC44DRTI-S734 CONN EDGECARD 88POS DIP .100 SLD
GCC12DRXI CONN EDGECARD 24POS DIP .100 SLD
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參數(shù)描述
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