2-102 Revision 13 Table 2-119 FIFO (for A3P250 only, aspect-ratio-dependent) Wo" />
參數(shù)資料
型號： M7A3P1000-FGG144
廠商： Microsemi SoC
文件頁數(shù)： 20/220頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 1M 144-FBGA
標準包裝： 160
系列： ProASIC3
RAM 位總計： 147456
輸入/輸出數(shù)： 97
門數(shù)： 1000000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 144-LBGA
供應商設(shè)備封裝： 144-FPBGA（13x13）
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ProASIC3 DC and Switching Characteristics
2-102
Revision 13
Table 2-119 FIFO (for A3P250 only, aspect-ratio-dependent)
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tENS
REN, WEN Setup Time
3.26
3.71
4.36
ns
tENH
REN, WEN Hold Time
0.00
ns
tBKS
BLK Setup Time
0.19
0.22
0.26
ns
tBKH
BLK Hold Time
0.00
ns
tDS
Input Data (WD) Setup Time
0.18
0.21
0.25
ns
tDH
Input Data (WD) Hold Time
0.00
ns
tCKQ1
Clock High to New Data Valid on RD (flow-through)
2.17
2.47
2.90
ns
tCKQ2
Clock High to New Data Valid on RD (pipelined)
0.94
1.07
1.26
ns
tRCKEF
RCLK High to Empty Flag Valid
1.72
1.96
2.30
ns
tWCKFF
WCLK High to Full Flag Valid
1.63
1.86
2.18
ns
tCKAF
Clock High to Almost Empty/Full Flag Valid
6.19
7.05
8.29
ns
tRSTFG
RESET Low to Empty/Full Flag Valid
1.69
1.93
2.27
ns
tRSTAF
RESET Low to Almost Empty/Full Flag Valid
6.13
6.98
8.20
ns
tRSTBQ
RESET Low to Data Out Low on RD (flow-through)
0.92
1.05
1.23
ns
RESET Low to Data Out Low on RD (pipelined)
0.92
1.05
1.23
ns
tREMRSTB
RESET Removal
0.29
0.33
0.38
ns
tRECRSTB
RESET Recovery
1.50
1.71
2.01
ns
tMPWRSTB
RESET Minimum Pulse Width
0.21
0.24
0.29
ns
tCYC
Clock Cycle Time
3.23
3.68
4.32
ns
FMAX
Maximum Frequency for FIFO
310
272
231
MHz
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