參數(shù)資料
型號(hào)： MAX1282BEUE+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 2/23頁(yè)
文件大?。?/td> 0K
描述： IC ADC 12BIT 400KSPS 16-TSSOP
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 96
位數(shù)： 12
采樣率（每秒）： 300k
數(shù)據(jù)接口： MICROWIRE?，QSPI?，串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 13.75mW
電壓電源： 單電源
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
輸入數(shù)目和類(lèi)型： 4 個(gè)單端，單極；4 個(gè)單端，雙極；2 個(gè)偽差分，單極；2 個(gè)偽差分，雙極
產(chǎn)品目錄頁(yè)面： 1396 (CN2011-ZH PDF)
MAX1282/MAX1283
300ksps/400ksps, Single-Supply, 4-Channel,
Serial 12-Bit ADCs with Internal Reference
10
______________________________________________________________________________________
Pin Description
Positive Supply Voltage
VDD2
16
Input to the Reference-Buffer Amplifier. To disable the reference-buffer amplifier, connect REFADJ to VDD1.
REFADJ
9
Serial Strobe Output. SSTRB pulses high for one clock period before the MSB decision. High impedance
when CS is high.
SSTRB
12
Serial-Data Input. Data is clocked in at SCLK’s rising edge.
DIN
13
Active-Low Chip Select. Data will not be clocked into DIN unless CS is low. When CS is high, DOUT and
SSTRB are high impedance.
CS
14
Serial-Clock Input. Clocks data in and out of serial interface and sets the conversion speed. (Duty cycle
must be 40% to 60%.)
SCLK
15
Reference-Buffer Output/ADC Reference Input. Reference voltage for analog-to-digital conversion. In
internal reference mode, the reference buffer provides a 2.500V nominal output, externally adjustable at
REFADJ. In external reference mode, disable the internal buffer by pulling REFADJ to VDD1.
REF
8
Ground
GND
10
Serial-Data Output. Data is clocked out at SCLK’s rising edge. High impedance when CS is high.
DOUT
11
Active-Low Shutdown Input. Pulling SHDN low shuts down the device, reducing supply current to 2A (typ).
SHDN
7
Ground Reference for Analog Inputs. COM sets zero-code voltage in single-ended mode. Must be
stable to ±0.5LSB.
COM
6
PIN
Positive Supply Voltage
VDD1
1
FUNCTION
NAME
VDD2
3k
GND
DOUT
CLOAD
50pF
CLOAD
50pF
GND
3k
DOUT
a) High-Z to VOH and VOL to VOH
b) High-Z to VOL and VOH to VOL
VDD2
3k
GND
DOUT
CLOAD
70pF
CLOAD
20pF
GND
3k
DOUT
a) VOH to High-Z
b) VOL to High-Z
Figure 1. Load Circuits for Enable Time
Figure 2. Load Circuits for Disable Time
Sampling Analog Inputs
CH0–CH3
2–5
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PDF描述
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參數(shù)描述
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