參數(shù)資料
型號(hào)： MAX19507ETM+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 13/35頁(yè)
文件大?。?/td> 0K
描述： IC ADC 8BIT 2CH 130MSPS 48TQFN
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 43
位數(shù)： 8
采樣率（每秒）： 130M
數(shù)據(jù)接口： 串行，并聯(lián)
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 171mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 48-WFQFN 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 48-TQFN-EP（7x7）
包裝： 托盤(pán)
輸入數(shù)目和類(lèi)型： 4 個(gè)單端，單極；2 個(gè)差分，單極
MAX19507
Dual-Channel, 8-Bit, 130Msps ADC
20
______________________________________________________________________________________
Data/DCLK Timing (03h)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
DA_BYPASS
DLY_HALF_T
DCLKTIME_2
DCLKTIME_1
DCLKTIME_0
DTIME_2
DTIME_1
DTIME_0
Bit 7
DA_BYPASS: Data aligner bypass
0 = Nominal (default)
1 = Bypasses data aligner delay line to minimize output data latency with respect to the input clock.
Rising clock to data transition is approximately 6ns with DTIME = 000b settings
Bit 6
DLY_HALF_T: Data and DCLK delayed by T/2
0 = Normal, no delay
1 = Delays data and DCLK outputs by T/2 (default)
Disabled in MUX data bus mode
Bit 5, 4, 3
DCLKTIME_2, DCLKTIME_1, DCLKTIME_0: DCLK timing adjust (controls both channels)
000 = Nominal
001 = +T/16
010 = +2T/16
011 = +3T/16
100 = Reserved, do not use
101 = -1T/16 (default)
110 = -2T/16
111 = -3T/16
Bit 2, 1, 0
DTIME_2, DTIME_1, DTIME_0: Data timing adjust (controls both channels)
000 = Nominal
001 = +T/16
010 = +2T/16
011 = +3T/16
100 = Reserved, do not use
101 = -1T/16 (default)
110 = -2T/16
111 = -3T/16
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PDF描述
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