參數(shù)資料
型號： MAX19516ETM+
廠商： Maxim Integrated Products
文件頁數(shù)： 32/35頁
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描述： IC ADC 10BIT 100MSPS DUAL 48TQFN
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 43
位數(shù)： 10
采樣率（每秒）： 100M
數(shù)據(jù)接口： 串行，并聯(lián)
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-WFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 48-TQFN-EP（7x7）
包裝： 托盤
輸入數(shù)目和類型： 4 個單端，單極；2 個差分，單極
產(chǎn)品目錄頁面： 1398 (CN2011-ZH PDF)
MAX19516
Dual-Channel, 10-Bit, 100Msps ADC
6
_______________________________________________________________________________________
ELECTRICAL CHARACTERISTICS (continued)
(VAVDD = VOVDD = 1.8V, internal reference, differential clock, VCLK = 1.5VP-P, fCLK = 100MHz, AIN = -0.5dBFS, data output termina-
tion = 50
, TA = -40°C to +85°C, unless otherwise noted. Typical values are at TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
POWER-MANAGEMENT CHARACTERISTICS
Wake-Up Time from Shutdown
tWAKE
Internal reference, CREFIO = 0.1F (10
τ)5
ms
Wake-Up Time from Standby
tWAKE
Internal reference
15
s
SERIAL-PORT INTERFACE TIMING (Note 2) (Figure 7)
SCLK Period
tSCLK
50
ns
SCLK to
CS Setup Time
tCSS
10
ns
SCLK to
CS Hold Time
tCSH
10
ns
SDIN to SCLK Setup Time
tSDS
Serial-data write
10
ns
SDIN to SCLK Hold Time
tSDH
Serial-data write
0
ns
SCLK to SDIN Output Data Delay
tSDD
Serial-data read
10
ns
TIMING CHARACTERISTICS—DUAL BUS PARALLEL MODE (Figure 9) (Default Timing, see Table 5)
Clock Pulse-Width High
tCH
5.0
ns
Clock Pulse-Width Low
tCL
5.0
ns
Clock Duty Cycle
tCH/tCLK
30 to 70
%
CL = 10pF, VOVDD = 1.8V (Note 2)
2.1
4.0
5.8
Data Delay After Rising Edge of
CLK+
tDD
CL = 10pF, VOVDD = 3.3V
3.1
ns
Data to DCLK Setup Time
tSETUP
CL = 10pF, VOVDD = 1.8V (Note 2)
8.1
8.7
ns
Data to DCLK Hold Time
tHOLD
CL = 10pF, VOVDD = 1.8V (Note 2)
0.6
1.3
ns
TIMING CHARACTERISTICS—MULTIPLEXED BUS PARALLEL MODE (Figure 10) (Default Timing, see Table 5)
Clock Pulse-Width High
tCH
5.0
ns
Clock Pulse-Width Low
tCL
5.0
ns
Clock Duty Cycle
tCH/tCLK
30 to 70
%
CL = 10pF, VOVDD = 1.8V (Note 2)
2.1
3.9
5.8
Data Delay After Rising Edge of
CLK+
tDD
CL = 10pF, VOVDD = 3.3V
3.1
ns
Data to DCLK Setup Time
tSETUP
CL = 10pF, VOVDD = 1.8V (Note 2)
2.9
3.9
ns
Data to DCLK Hold Time
tHOLD
CL = 10pF, VOVDD = 1.8V (Note 2)
0.4
1.1
ns
DCLK Duty Cycle
tDCH/tCLK
CL = 10pF, VOVDD = 1.8V (Note 2)
41
50
59
%
MUX Data Duty Cycle
tCHA/tCLK
CL = 10pF, VOVDD = 1.8V (Note 2)
41
50
59
%
TIMING CHARACTERISTICS—SYNCHRONIZATION (Figure 12)
Setup Time for Valid Clock Edge
tSUV
Edge mode (Note 2)
0.7
ns
Hold-Off Time for Invalid Clock
Edge
tHO
Edge mode (Note 2)
0.5
ns
Minimum Synchronization Pulse
Width
Relative to input clock period
2
Cycles
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PDF描述
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參數(shù)描述
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