參數(shù)資料
型號(hào)： MAX4802ACXZ+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 11/15頁(yè)
文件大小： 0K
描述： IC SWITCH OCTAL SPST 26CSBGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 216
功能： 開(kāi)關(guān)
電路： 8 x SPST - NO
電壓電源： 單電源
電壓 - 電源，單路/雙路(±)： 2.7 V ~ 6 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 72-LFBGA，CSBGA
供應(yīng)商設(shè)備封裝： 72-CSBGA（6.0x5.3）
包裝： 管件
MAX4800A/MAX4802A
Low-Charge-Injection, 8-Channel, High-Voltage
Analog Switches with 20MHz Serial Interface
_______________________________________________________________________________________
5
TIMING CHARACTERISTICS
(VDD = +2.7V to +6V, VPP = +40V to (VNN + 200V), VNN = -40V to -160V, TA = TMIN to TMAX, unless otherwise noted. Typical values
are at TA = +25°C.) (Note 2)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
ANALOG SWITCH
Turn-On Time
tON
VNO_ = VPP - 10V, RL = 10k
Ω, VNN = -40V
to -160V
5s
Turn-Off Time
tOFF
VNO_ = VPP - 10V, RL = 10k
Ω, VNN = -40V
to -160V
5s
Output Switching Frequency
fSW
Duty cycle = 50%
50
kHz
Maximum VCOM_, VNO_ Slew
Rate
dV/dt
(Note 4)
20
V/ns
LOGIC TIMING (Figure 1)
VDD = +5V ±10%
20
CLK Frequency
fCLK
Daisy chaining
VDD = +3V ±10%
10
MHz
VDD = +5V ±10%
10
DIN to CLK Setup Time
tDS
VDD = +3V ±10%
16
ns
VDD = +5V ±10%
3
DIN to CLK Hold Time
tDH
VDD = +3V ±10%
3
ns
VDD = +5V ±10%
36
CLK to LE Setup Time
tCS
VDD = +3V ±10%
65
ns
VDD = +5V ±10%
14
LE Low Pulse Width
tWL
VDD = +3V ±10%
22
ns
VDD = +5V ±10%
20
CLR High Pulse Width
tWC
VDD = +3V ±10%
40
ns
VDD = +5V ±10%
50
CLK Rise and Fall Times (Note 4)
tR, tF
VDD = +3V ±10%
50
ns
VDD = +5V ±10%, CL
≤ 20pF
6
42
CLK to DOUT Delay
tDO
VDD = +3V ±10%, CL
≤ 20pF
12
80
ns
Note 2: Specifications at 0°C are guaranteed by correlation and design.
Note 3: The analog-signal input VCOM_ and VNO_ must satisfy VNN
≤ (VCOM_, VNO_) ≤ VPP, or remain unconnected during power-up
and power-down.
Note 4: Guaranteed by design and characterization; not production tested.
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PDF描述
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