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參數(shù)資料
| 型號(hào)： | MAX9208EAI |
| 廠(chǎng)商： | MAXIM INTEGRATED PRODUCTS INC |
| 元件分類(lèi)： | 通用總線(xiàn)功能 |
| 英文描述： | 10-Bit Bus LVDS Deserializers |
| 中文描述： | LINE RECEIVER, PDSO28 |
| 封裝： | 5.30 MM, 0.65 MM PITCH, SSOP-28 |
| 文件頁(yè)數(shù)： | 6/12頁(yè) |
| 文件大?。?/td> | 179K |
| 代理商： | MAX9208EAI |
M
10-Bit Bus LVDS Deserializers
Figure 5. Data Valid Times
t
ROS
t
ROH
RCLK
RCLK_R/F = LOW
RCLK
RCLK_R/F = HIGH
DATA VALID
BEFORE RCLK
DATA VALID
AFTER RCLK
ROUT_
50%
50%
Figure 6. High-Impedance Test Circuit and Timing
C
L
+7V FOR t
LZR
AND t
ZLR
OPEN FOR t
HZR
AND t
ZHR
450
500
SCOPE
50
REN
ROUT_
RCLK
V
OL
V
OH
t
LZR
t
HZR
t
ZLR
1.5V
t
ZHR
V
OL
+0.5V
V
OH
-0.5V
Figure 2. Input Fail-Safe Circuit
V
CC
V
CC
- 0.3V
TO DESERIALIZING
CIRCUITRY
RI+
RI-
R
IN1
R
IN1
R
IN2
Figure 3. LVCMOS/LVTTL Output Load and Transition Times
80%
80%
20%
20%
t
CLH
t
CHL
C
L
15pF
LVCMOS/LVTTL
OUTPUT
Figure 4. Input-to-Output Delay
START
BIT
START
BIT
BIT
t
DD
END
START
BIT
BIT
END
SYMBOL N
2
SYMBOL N+1
3
4
SYMBOL N-1
SYMBOL N
RI
RCLK
ROUT_
RCLK_R/F = HIGH
0
1
3
4
5
6
7
8
9
0
1
2
5
6
7
8
9
0
1
2
Test Circuits/Timing Diagrams (continued)
6
______________________________________________________________________________________
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PDF描述 |
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參數(shù)描述 |
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